半導体記憶装置およびその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-343117
公開番号（公開出願番号）：特開平5-175452
出願日： 1991年12月25日
公開日（公表日）： 1993年07月13日
要約：

【要約】【目的】 DRAMのメモリセルのキャパシタ容量を増大させることである。【構成】 1トランジスタと1キャパシタとからなるメモリセルにおいて、キャパシタはトランスファーゲートトランジスタ4のゲート電極およびワード線の上部に延在するスタックトタイプキャパシタ領域と、素子分離用のフィールド分離膜中に形成された溝部の内部に延在するトレンチタイプキャパシタ領域とを有する。トレンチタイプキャパシタ領域はフィールド分離膜上を延びる1対のワード線の間に形成される。隣接するキャパシタの各々のストレージノードは、溝の底面上で分離される。

請求項（抜粋）：

主表面を有する半導体基板と、前記半導体基板の主表面に形成された分離絶縁層と、前記半導体基板の主表面に形成され、前記分離絶縁層によって互いに分離された第1および第2不純物領域と、前記分離絶縁層の表面から前記半導体基板の内部に向かって形成され、内側面および底面を有する溝部と、前記第1不純物領域に接続され、前記分離絶縁層の表面上に延在した第1の部分と、前記溝部の内部に延在した第2の部分とを有する第1下部電極と、前記第2不純物領域に接続され、前記分離絶縁層の表面上に延在した第3の部分と、前記溝部の内部に延在し前記第1下部電極の前記第2の部分と絶縁された第4の部分とを有する第2下部電極と、前記第1下部電極の表面上に形成された第1誘電体層と、前記第2下部電極の表面上に形成された第2誘電体層と、前記第1誘電体層および前記第2誘電体層の表面上に形成された単一層からなる上部電極層とを備えた、半導体記憶装置。

IPC (3件)：

H01L 27/108 , H01L 21/90 , H01L 27/04

FI (2件)：

H01L 27/10 325 D , H01L 27/10 325 P

引用特許：

審査官引用 (4件)

特開昭62-037962
特開平1-150353
特開昭60-058663

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