特許

J-GLOBAL ID：200903039950867557

遅延検査回路およびこれを有した遅延調節回路ならびにパルス幅検査回路

発明者： 寺岡 幸子
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2000-354125
公開番号（公開出願番号）：特開2002-158569
出願日： 2000年11月21日
公開日（公表日）： 2002年05月31日
要約：

【要約】【課題】高速かつ高精度に遅延時間やパルス幅を検査できる遅延検査回路およびこれを有した遅延調節回路、ならびにパルス幅検査回路を提供する。【解決手段】入力CLにローレベルの初期化信号を受けた場合、パルス遅延回路DL31〜DL3mおよびバッファ11の入力にローレベルが印加され、出力Qがローレベルになる。この状態でハイレベルのパルス信号が入力CKに入力されると、このハイレベルの期間、ハイレベルの信号がパルス遅延回路DL31〜DL3mに入力される。このパルス信号が立ち下がった時点で、セレクタ8の出力信号がラッチ回路502にラッチされるとともに、パルス遅延回路DL31〜DL3mの入力へ帰還される。従って、パルス幅が所定のパルス幅を越えた場合、直ちにハイレベルの信号が出力Qから出力される。遅延時間の検査は、この遅延時間に等しいパルス幅を有するパルス信号を入力CKに入力して行う。

請求項（抜粋）：

初期化信号を受けた場合に第1のレベルを有する信号を出力し、検査対象の信号間の遅延が所定の遅延時間を越えた場合に第2のレベルを有する信号を出力する遅延検査回路であって、上記信号間の遅延時間に応じたパルス幅を有するパルス信号を生成するパルス信号生成手段と、入力信号に対し、上記所定の遅延時間に応じた遅延を与えた信号を出力する遅延手段と、上記初期化信号を受けた場合に、上記第1のレベルを有する信号を上記遅延手段に入力する初期化手段と、上記パルス幅の期間において、上記第2のレベルを有する信号を上記遅延手段に入力する入力手段と、上記パルス幅の期間以外の期間において、上記遅延手段の出力信号を上記遅延手段の入力に帰還する帰還手段と、上記初期化信号を受けた場合に上記第1のレベルを保持し、上記パルス幅の期間の終了時に上記遅延手段の出力レベルを保持し、保持したレベルを有する信号を出力する保持手段とを有する遅延検査回路。

IPC (5件)：

H03K 5/153 ,  G01R 29/02 ,  G01R 31/28 ,  G01R 31/319 ,  H03K 5/14

FI (5件)：

G01R 29/02 D ,  H03K 5/14 ,  H03K 5/153 W ,  G01R 31/28 M ,  G01R 31/28 R

Fターム (19件)：

2G032AA01 ,  2G032AC03 ,  2G032AD06 ,  2G032AD07 ,  2G032AE08 ,  2G032AG07 ,  2G032AH04 ,  2G032AH07 ,  2G032AL16 ,  5J001AA11 ,  5J001BB00 ,  5J001BB08 ,  5J001BB12 ,  5J001DD09 ,  5J039FF02 ,  5J039KK10 ,  5J039KK13 ,  5J039KK29 ,  5J039MM11