特許

J-GLOBAL ID：200903039976307282

演算装置

発明者： 石川 利広 ,  上田 勝彦 ,  榊原 幹夫
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-030419
公開番号（公開出願番号）：特開平6-090178
出願日： 1993年02月19日
公開日（公表日）： 1994年03月29日
要約：

【要約】【目的】 ディジタル信号処理プロセッサにおいて、少ないハードウェアの追加でビタビ復号処理を高速に、しかも、少ないメモリ量で行うことができる演算装置を提供する。【構成】 メモリ1と2から同時に読み出した2本のパスに対するパスメトリックとブランチメトリックの値を加算器7が上位側と下位側で同時に加算する。比較器8が加算器7の出力の上位側と下位側の値の大小を比較し、いずれのパスのパスメトリックが小さいかを判断してパスセレクト信号9を出力する。シフトレジスタ10がパスセレクト信号9を1ビットずつ記憶する。加算器7の出力を記憶したレジスタ11の上位側と下位側の値のうち、パスセレクト信号9により小であると判断された値を分配器12、13、バス15、レジスタ16を介してメモリ1の上位、または下位の8ビットに書き込む。

請求項（抜粋）：

ビット幅2n(nは正整数)のデータを記憶する第1および第2のメモリと、上記第1および第2のメモリに記憶されたデータを加算する加算器と、この加算器の出力を一時記憶するレジスタと、上記加算器の出力の上位nビットと下位nビットとの大小比較を行い、いずれの値が小であるかを示す選択制御信号を出力する比較器と、上記選択制御信号を入力として記憶するシフトレジスタと、上記レジスタが記憶した上記加算器の出力の上位nビットと下位nビットのうち、上記比較器が小であると判断した上位、または下位のnビットの値を上記第1のメモリの上位側nビット、または下位側nビットに書き込む書き込み手段とを備えた演算装置。

IPC (3件)：

H03M 13/12 ,  G06F 7/50 ,  G06F 11/10 330

引用特許：

審査官引用 (3件)

• 特開平1-225227
  
• 特開昭54-071533
  
• 特開昭61-086839