特許
J-GLOBAL ID：200903040059856321
フラッシュ・メモリのビット・マップ・アドレス技法
発明者：
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出願人/特許権者：
代理人 (1件)：
黒川 弘朗 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-500953
公開番号（公開出願番号）：特表平10-501361
出願日： 1995年05月17日
公開日（公表日）： 1998年02月03日
要約：
【要約】n個の2進ビットを記憶するメモリ・セルを有するメモリ・デバイスの読取アクセスおよび書込アクセスのためのセンス経路アーキテクチャおよび書込経路アーキテクチャを開示する。「バイアウトプット」アーキテクチャによって、選択されたメモリ・セルのそれぞれがn個の出力にマッピングされ、選択されたメモリ・セルに記憶されたnビットが並列に読み取られ、1ビットあたり1つの出力がもたらされる。「バイアドレス」アーキテクチャによって、選択されたメモリ・セルのそれぞれが1つの出力にマッピングされ、選択されたメモリ・セルに記憶されたnビットが順次読み取られる、1ビットあたり1つのアドレスがもたらされる。
請求項（抜粋）：
メモリ・デバイスにおいて、nビットを記憶する選択されたメモリ・セルに記憶されたデータをアクセスするセンス経路回路において、ただし、nは1より大きいとする、 複数のn個の出力と、 選択されたメモリ・セルおよびn個の出力のそれぞれに結合され、選択されたメモリ・セルに記憶されたnビットのそれぞれの状態を判定し、nビットのそれぞれをn個の出力の対応する1つに出力する感知回路と を含むセンス経路回路。
IPC (2件)：
FI (2件)：
G11C 17/00 641
, G11C 17/00 634 C
