特許
J-GLOBAL ID：200903040061161624
ダイナミツクRAM
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-204154
公開番号（公開出願番号）：特開平5-047200
出願日： 1991年08月14日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】ゲート酸化膜の信頼性を低下させることなくオプションテストモードを有効に使用できるようにする。【構成】カラムアドレスストローブ信号CAS及びアウトプットイネーブル信号OEが所定のレベル関係のとき活性化レベルとなるアウトプット制御信号OECと、WCBRサイクルを示すテストモード信号TESTと、内部ローアドレスストローブ信号IRASとが第1のレベル関係のとき低レベル、第2のレベル関係のとき高レベルとなる内部制御信号CCMを発生するカウンタチェック判定回4を設ける。テストモードデコーダ6を、内部制御信号CCMが低レベルのときは通常のパラレルテストモード信号TSTを活性化レベルにし、高レベルのときはアドレス入力端子A6,A7に印加され通常の動作電源電圧範囲内の信号TSC1,TSC2のレベルに応じて、オプションテストモード信号OPT1〜OPT4のうち1つを選択して活性化レベルにする回路とする。
請求項（抜粋）：
第1,第2,第3の外部制御信号が予め設定されたレベル関係になったときテストモード信号を活性化レベルとするテストモード判定回路と、前記第2の外部制御信号と第4の外部制御信号が予め設定されたレベル関係になったとき第1の内部制御信号を活性化レベルとする内部制御信号発生回路と、前記第1の外部制御信号及びテストモード信号が活性化レベルで前記第1の内部制御信号が非活性化レベルのとき第1のレベル、活性化レベルのとき第2のレベルとなる第2の内部制御信号を発生する内部判定回路と、前記テストモード信号が活性化レベルで前記第2の内部制御信号が第1のレベルのとき標準テストモード信号を活性化レベルとし、第2のレベルのとき第5の外部制御信号のレベルに応じて複数のオプションテストモード信号のうちの一つを活性化レベルとするテストモード選択回路とを有することを特徴とするダイナミックRAM。
IPC (2件)：
G11C 29/00 303
, G11C 11/401
