特許
J-GLOBAL ID：200903040088288537
画像表示装置
発明者：
出願人/特許権者：
代理人 (1件)：
滝本 智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-146036
公開番号（公開出願番号）：特開平8-340516
出願日： 1995年06月13日
公開日（公表日）： 1996年12月24日
要約：
【要約】【目的】 走査線変換を行う場合に、演算回路の動作速度を低くする。【構成】 ラインメモリ2,3を設け、入力信号を交互に書き込み、同一ラインのデータ読み出しを1回または2回として時間伸張しながら書き込んだデータを読み出し、2個のラインメモリ2,3の出力にそれぞれ係数回路7,8により係数演算を施したのち、加算器9により加算することによって走査線変換を行うことで、演算回路の動作周波数を下げることが可能になる。また同一ラインのデータ読み出しの回数、1回または2回を所定の回数に設定し、この読み出しに合わせて係数回路の係数値を制御することによって、変換前の走査線数と、変換後の走査線数を幅広く選定することができる。
請求項（抜粋）：
入力映像信号を記憶する第1のラインメモリおよび第2のラインメモリと、前記第1のラインメモリおよび前記第2のラインメモリの書き込み動作を制御する書込制御手段と、前記第1のラインメモリおよび前記第2のラインメモリの読み出し動作を制御する読出制御手段と、前記読み出し動作に同期した内部水平同期信号を発生する手段と、前記内部水平同期信号を計数クロックとして計数を行うラインカウンタと、前記ラインカウンタの計数値で制御した係数に基づいて前記第1のラインメモリの出力に対して係数演算を行う第1の係数手段と、前記第2のラインメモリの出力に対して係数演算を行う第2の係数手段と、前記第1NO係数手段と前記第2の係数手段の出力を加算する加算手段と、前記加算手段の出力を前記内部水平同期信号によって水平同期動作を行い表示することを特徴とする画像表示装置。
IPC (5件)：
H04N 7/01
, G09G 5/00 550
, G09G 5/18
, H04N 5/66
, H04N 9/00
H04N 7/01 J
, G09G 5/00 550 X
, G09G 5/18
, H04N 5/66 B
, H04N 9/00 B
