特許

J-GLOBAL ID：200903040090132277

半導体装置の製造方法

発明者： 山本 豊二 ,  竹内 潔
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-065793
公開番号（公開出願番号）：特開平8-264660
出願日： 1995年03月24日
公開日（公表日）： 1996年10月11日
要約：

【要約】【目的】 MOS型FETのデュアルゲート化と低抵抗化を、製造工程数を増加させることなく、かつ安定したプロセスにより実現する。【構成】 ノンドープポリシリコン6上にタングステンシリサイド7を堆積した2層構造のゲート電極を形成し、そのあとイオン注入してソース及びドレインを形成する。このイオン注入でゲート電極にも不純物が導入される。この不純物を加熱によってポリシリコン中に拡散させることでNチャネル素子のゲートをN型に、Pチャネル素子のゲートをP型にドープする。

請求項（抜粋）：

ノンドープポリシリコン上に低抵抗層を積層した多層構造を成すゲート電極を形成する工程と、前記ゲート電極をマスクとしてソース及びドレインを形成するためのイオン注入を行う工程と、前記イオン注入によって前記ゲート電極に導入された不純物を拡散させることで前記ポリシリコンを所望の導伝型にドープする加熱工程と、を有することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/265 ,  H01L 21/28 301 ,  H01L 21/28

FI (4件)：

H01L 27/08 321 D ,  H01L 21/28 301 D ,  H01L 21/28 301 T ,  H01L 21/265 G

引用特許：

審査官引用 (3件)

• 特開平2-170528
  
• 特開平4-263422
  
• 特開昭61-251170