特許
J-GLOBAL ID：200903040137298870
不揮発性メモリ及び不揮発性メモリの製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2004-194150
公開番号（公開出願番号）：特開2005-294791
出願日： 2004年06月30日
公開日（公表日）： 2005年10月20日
要約：
【課題】 チャネル領域の半導体基板の応力を制御し、メモリセルの電流のオン/オフ比を高くすること、同時に、ゲート酸化膜の劣化を抑制する。【解決手段】 【0190】 ソース電極27、ドレイン電極28、第1絶縁層11、電荷蓄積層16、第2絶縁層22、及び制御ゲート電極26を具備する不揮発性メモリを用いる。ソース電極27は半導体基板10内に設けられる。ドレイン電極28は半導体基板10内にソース電極27から離れて設けられる。第1絶縁層11はソース電極27とドレイン電極28との間の第1領域8を覆うように設けられる。電荷蓄積層16は第1絶縁層11を介して第1領域8を覆うように設けられる。第2絶縁層22は電荷蓄積層16を覆うように設けられる。制御ゲート電極26は第2絶縁層22を覆うように設けられる。第1領域8における圧縮応力の大きさが50MPa以下である。【選択図】 図1B
請求項（抜粋）：
半導体基板内に設けられたソース電極と、
前記半導体基板内に前記ソース電極から離れて設けられたドレイン電極と、
前記ソース電極及び前記ドレイン電極の少なくとも一部、及び、前記ソース電極と前記ドレイン電極との間の第1領域を覆うように設けられた第1絶縁層と、
前記第1絶縁層を介して前記第1領域を覆うように設けられた電荷蓄積層と、
前記電荷蓄積層を覆うように設けられた第2絶縁層と、
前記第2絶縁層を覆うように設けられた制御ゲート電極と
を具備し、
前記第1領域における圧縮応力の大きさが、50MPa以下である
不揮発性メモリ。
IPC (4件)：
H01L21/8247
, H01L27/115
, H01L29/788
, H01L29/792
H01L29/78 371
, H01L27/10 434
5F083EP02
, 5F083EP18
, 5F083EP23
, 5F083EP55
, 5F083ER21
, 5F083GA27
, 5F083HA10
, 5F083JA02
, 5F083JA04
, 5F083JA05
, 5F083JA19
, 5F083JA35
, 5F083JA39
, 5F083JA53
, 5F083NA01
, 5F083NA06
, 5F083PR40
, 5F101BA02
, 5F101BA29
, 5F101BA36
, 5F101BA44
, 5F101BA45
, 5F101BA47
, 5F101BB02
, 5F101BB05
, 5F101BD35
, 5F101BD39
, 5F101BE07
, 5F101BF03
, 5F101BH19
出願人引用 (1件)
審査官引用 (9件)
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