特許
J-GLOBAL ID：200903040175093335
半導体素子
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-247945
公開番号（公開出願番号）：特開平11-087691
出願日： 1997年09月12日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】 電力用の半導体素子を高耐圧化させる。【解決手段】 半導体基板であるN-型ベース層1の下面側にP型アノード層2を形成する。そして、前記N-型ベース層1の上面側において、最外P型ベース層4aが形成される部分とP型ガードリング層11aが形成される部分とにトレンチ溝12aをあらかじめ形成する。P型ベース層4を形成する部分と前記トレンチ溝12aとを同時にP型拡散させて、それぞれP型ベース層4(最外P型ベース層4aを含む)とP型ガードリング層11aとを形成する。そして、P型ベース層4に低濃度N型層5,N型エミッタ層6,高濃度P型層7a,7b、最外P型ベース層4aに低濃度N型層5,N型エミッタ層6,高濃度P型層7aを形成し、アノード電極3,絶縁膜8,ゲート電極9,カソード電極10をそれぞれ所定の位置に設けて、MOS制御サイリスタ22aが構成される。
請求項（抜粋）：
半導体基板であるN型半導体のベース層の一方の主面側にはP型半導体のアノード層、その他方の主面側で中央部にはP型半導体のベース層を複数個それぞれ所定の間隔を隔てて形成し、前記P型半導体のベース層には比較的低濃度のN型層,N型半導体のエミッタ層,比較的高濃度のP型層をそれぞれ形成し、前記N型半導体のベース層の他方の主面側で外周部には、P型半導体のガードリング層が前記P型半導体のベース層から所定間隔を隔てて少なくとも一つ以上形成され、前記P型半導体のアノード層の表面にはアノード電極を設け、前記低濃度N型層,高濃度P型層と隣り合う2つのP型半導体のベース層間とに沿って絶縁ゲート電極をそれぞれ設けるとともに、前記絶縁ゲート電極を覆うように前記N型半導体のベース層の他方の主面側で中央部にカソード電極を設けた半導体素子において、前記P型半導体のガードリング層には、あらかじめ半導体基板の表面にエッチングにより同じ深さの溝を形成しておき、前記P型半導体のベース層と同じ熱処理によりP型半導体のガードリング層を拡散させて、P型半導体のベース層よりP型半導体のガードリング層が深く形成されることを特徴とする半導体素子。
FI (2件)：
H01L 29/74 N
, H01L 29/74 B
