特許

J-GLOBAL ID：200903040216902081

電子回路基板のスルーホール形成方法

発明者： 村田 眞司 ,  山村 憲 ,  徳田 満
出願人/特許権者： アルプス電気株式会社
代理人 (1件)： 武 顕次郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-216206
公開番号（公開出願番号）：特開2002-033578
出願日： 2000年07月17日
公開日（公表日）： 2002年01月31日
要約：

【要約】【課題】 信頼性が高いスルーホールを有する電子回路基板を提供すること。【解決手段】 基板1の表面にポジ型感光レジストをスピンコートし、このポジ型感光レジストに対し第1露光工程で回路パターン形成箇所とスルーホール形成箇所とを露光した後、第2露光工程でスルーホール孔1aとその近傍のみを露光する。そして、ポジ型感光レジストを現像してレジストパターンを形成した後、レジストパターンで覆われていない部分にメッキ膜8を形成すると、メッキ膜8によって伝送線路3やグランドパターン4等の回路パターンとスルーホール孔1a内の導体膜6とが同時に形成され、基板1の表面に形成された伝送線路3と基板1の裏面に形成されたグランドパターン4とがスルーホール5を介して導通される。

請求項（抜粋）：

スルーホール孔を有する基板上にポジ型感光レジストを塗布した後、このポジ型感光レジストにおける前記スルーホール孔とその近傍領域を他の領域に比べて高い露光エネルギーで露光/現像して非露光部分にレジストパターンを形成し、しかる後、前記レジストパターンで覆われていない部分にメッキ膜を形成することを特徴とする電子回路基板のスルーホール形成方法。

IPC (3件)：

H05K 3/42 630 ,  H01L 23/12 ,  H05K 3/18

FI (3件)：

H05K 3/42 630 A ,  H05K 3/18 D ,  H01L 23/12 B

Fターム (20件)：

5E317AA24 ,  5E317BB01 ,  5E317BB11 ,  5E317CC31 ,  5E317CD15 ,  5E317CD27 ,  5E317CD40 ,  5E317GG11 ,  5E317GG17 ,  5E343AA02 ,  5E343AA07 ,  5E343AA11 ,  5E343BB15 ,  5E343BB21 ,  5E343BB71 ,  5E343CC62 ,  5E343DD32 ,  5E343ER18 ,  5E343GG06 ,  5E343GG08