特許
J-GLOBAL ID：200903040238686978
アナログ・タイミング発生器
発明者：
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出願人/特許権者：
代理人 (1件)：
湯浅 恭三 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-190302
公開番号（公開出願番号）：特開平6-045883
出願日： 1991年07月30日
公開日（公表日）： 1994年02月18日
要約：
【要約】【目的】高周波クロック信号から高分解能のタイミング信号を発生しなけらばならないという必要性を回避すること。【構成】カスケード接続の複数の遅延セル10と、複数のラッチ70と、そして最終遅延セル10-Nからの論理状態の伝搬を示す信号ENDとクロックCLKとを受ける位相遅れ検出器21と、を備えたアナログ・タイミング発生器20を設ける。位相遅れ検出器21は、そのEND信号がクロックに対し遅れているか進んでいるかに応じてスピードアップ・パルスSUまたはスローダウン・パルスSDを発生し、これにより、各遅延セルでの伝搬時間を調節して、全遅延セルを伝搬する伝搬時間が1クロック周期に等しくなるようにする。
請求項（抜粋）：
複数のタイミング信号を発生するタイミング信号発生回路であって、a) 複数の出力を有するタップ付き遅延線と、b) クロック信号を受けるように接続した第1の入力と、前記遅延線の内の所定の部分でのある論理状態の伝搬を示す指示信号を受けるため前記遅延線の出力に接続した第2の入力と、前記指示信号の位相が前記クロック信号の位相に対して進んでいるか遅れているかを示す調節信号を発生する手段と、を有する位相検出器と、c) 前記クロック信号に応答して前記遅延線での前記論理状態の伝搬を開始させる手段と、d) 前記各遅延線の各々に設けてあり、前記遅延線における遅延を前記調節信号に応答して増減させて、前記遅延線の内の前記所定部分を前記論理状態が伝搬するのに要する時間が、前記クロック信号の1周期に等しくなるようにする手段と、から成るタイミング信号発生回路。
IPC (3件)：
H03K 3/64
, H03K 3/017
, H03L 7/081
