特許

J-GLOBAL ID：200903040240725409

液晶表示装置用薄膜トランジスタ及びその製造方法

発明者： 野本 勉 ,  鎌田 英樹
出願人/特許権者： カシオ計算機株式会社 ,  沖電気工業株式会社
代理人 (1件)： 清水 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-347601
公開番号（公開出願番号）：特開平6-202147
出願日： 1992年12月28日
公開日（公表日）： 1994年07月22日
要約：

【要約】 (修正有)【目的】 オーミックバリア層によるオーバハングを防止し、表示電極との接続の信頼性を高め、しかも簡易工程で、表示欠陥がなく歩留まりの良い液晶表示装置用薄膜トランジスタを製造する。【構成】 液晶表示装置用薄膜トランジスタにおいて、低抵抗材料からなるデータ配線が主信号配線層30の第1層データ配線30cと、電池反応防止層31の第2層データ配線31cからなる2層構造を成し、薄膜トランジスタのドレイン電極及びソース電極が、半導体層27a,27bとオーミックバリヤ層28を成すソース電極の第1層28a、ドレイン電極の第1層28bと、第1層データ配線30cと同一に形成されたソース電極の第2層30a、ドレイン電極の第2層30bと、第2層データ配線31cと同一に形成されたソース電極の第3層31a、ドレイン電極の第3層31bからなる3層構造を形成する。

請求項（抜粋）：

互いに交差させて配置した複数のアドレス配線と複数のデータ配線の各交差部に、薄膜トランジスタと、該薄膜トランジスタのソース電極とドレイン電極の何れか一方に接続された表示電極とがマトリックス状に複数配列され、前記薄膜トランジスタのゲート電極に前記アドレス配線が、ソース電極とドレイン電極の他方にデータ配線が夫々接続された液晶表示装置用薄膜トランジスタにおいて、(a)前記データ配線が、低抵抗材料からなり、かつ主信号配線層である第1層と、電池反応防止層である第2層からなる2層構造であり、(b)複数の薄膜トランジスタのドレイン電極及びソース電極が、半導体層とのオーミックバリヤ層である第1層と、データ配線の第1層と同一に形成される第2層と、データ配線の第2層と同一に形成される第3層からなる3層構造であることを特徴とする液晶表示装置用薄膜トランジスタ。

IPC (3件)：

G02F 1/136 500 ,  H01L 29/40 ,  H01L 29/784

引用特許：

審査官引用 (3件)

• 特開平3-084934
  
• 特開平3-046628
  
• 特開平1-303760