キャッシュメモリの制御方法

発明者：
出願人/特許権者：
代理人 (1件)：滝本智之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-259769
公開番号（公開出願番号）：特開平9-101915
出願日： 1995年10月06日
公開日（公表日）： 1997年04月15日
要約：

【要約】【課題】画像データ処理において、縦方向に広がったデータに対しても高いキャッシュヒット率を持つキャッシュの制御方法を提供する。【解決手段】プロセッサが主メモリに対して出力するメモリアドレス10を上位タグ部11、インデックス部12、下位タグ部13、ラインアドレス部14に分け、インデックス部12の値でキャッシュのエントリ番号を求め、キャッシュのタグテーブル16及び17に上位タグ部11と下位タグ部13を記憶し、ラインデータメモリ部18にラインアドレス部14の値に対応する数のデータを記憶する。

請求項（抜粋）：

プロセッサと主メモリの間におかれるデータキャッシュメモリにおいて、プロセッサが該キャッシュに出力するMビットのアドレスが上位桁側からaビット、bビット、cビット、dビットの幅からなる第1から第4の4つのアドレスフィールドに分けられ、前記キャッシュが前記第2のアドレスフィールドのbビット幅のインデックスで指定される2b個のエントリを持ち、前記各エントリが(a+c)ビットのタグメモリ部を持ち該タグメモリ部には前記第1のフィールドと前記第3のフィールドの(a+c)ビットのアドレス情報が記憶され、前記各エントリには前記第1から第3のアドレスフィールドに記されたアドレス値に対応した2d語のデータが連続的に記憶されるラインメモリ部が設けられ、プロセッサから出力される主メモリのアドレスの第1及び第3のフィールドの値と、該アドレスの第2のフィールドの値をインデックスとして前記タグメモリ部を読み出して得られたアドレス情報を比較し、一致した場合には、前記アドレスの第4のフィールドによって指定されるラインメモリ部のデータの読み出しもしくは書き込みを行うことを特徴とするキャッシュメモリの制御方法。

IPC (3件)：

G06F 12/08 , G06F 12/08 310 , G06T 1/60

FI (4件)：

G06F 12/08 E , G06F 12/08 U , G06F 12/08 310 Z , G06F 15/64 450 A

前のページに戻る