特許

J-GLOBAL ID：200903040274346296

フィールドプログラマブルゲートアレイで用いるための複数の構成可能な書込モードを有するブロックRAM

発明者： パン,レイモンド・シィ ,  ヤング,スティーブン・ピィ
出願人/特許権者： ザイリンクス インコーポレイテッド
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公表公報
出願番号（国際出願番号）：特願2001-586781
公開番号（公開出願番号）：特表2004-522238
出願日： 2001年05月17日
公開日（公表日）： 2004年07月22日
要約：

フィールドプログラマブルゲートアレイ(FPGA)等のプログラマブルなロジックデバイス(PLD)のために専用ブロックランダムアクセスメモリ(RAM)を提供する。ブロックRAMは、メモリセルアレイと、メモリセルアレイにアクセスするための複数の書込モードのうちの1つを選択するよう構成され得る制御ロジックとを含む。一実施例において、書込モードは、ライトバックを伴なう書込モード、ライトバックなしの書込モード、および読出後書込モードを含む。制御ロジックは、PLDの、対応する構成メモリセルに記憶された構成ビットに応答して書込モードを選択する。構成ビットはPLDの構成中にプログラムされる。一変更例において、制御ロジックはユーザ信号に応答して書込モードを選択する。特定の実施例において、ブロックRAMは、第1のポートと第2のポートとを有するデュアルポートメモリである。この実施例において、第1および第2のポートは、異なった(または同じ)書込モードを有するよう個別に構成され得る。第1および第2のポートの幅もまた個別に構成され得る。

請求項（抜粋）：

プログラマブルなロジックデバイス上に置かれた専用ブロックランダムアクセスメモリ(RAM)であって、 メモリセルアレイと、 前記メモリセルアレイにアクセスするための複数の書込モードのうちの1つを選択するよう構成され得る制御ロジックとを含む、ブロックRAM。

IPC (3件)：

G11C11/413 ,  G11C11/41 ,  H03K19/173

FI (4件)：

G11C11/34 J ,  H03K19/173 101 ,  H03K19/173 ,  G11C11/34 K

Fターム (18件)：

5B015HH01 ,  5B015HH02 ,  5B015HH03 ,  5B015KA09 ,  5B015KB32 ,  5B015KB33 ,  5B015MM08 ,  5B015MM09 ,  5B015QQ01 ,  5J042BA01 ,  5J042BA10 ,  5J042BA11 ,  5J042CA08 ,  5J042CA12 ,  5J042CA14 ,  5J042CA20 ,  5J042CA21 ,  5J042DA04