特許
J-GLOBAL ID：200903040301266402
エンハンストドリフト領域を備える高電圧横型DMOSデバイス
発明者：
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出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公表公報
出願番号（国際出願番号）：特願平8-511865
公開番号（公開出願番号）：特表平10-506755
出願日： 1995年09月25日
公開日（公表日）： 1998年06月30日
要約：
【要約】特異なN型エンハンストドリフト領域(31)を含みN型シリコン(22)内に形成された横型DMOSトランジスタ構造を開示している。一つの実施例では、ポリシリコンゲート(26)のメッシュを備えるセル状トランジスタを、Nエピタキシアル層(22)内に、P本体領域(29)、P+本体コンタクト領域(28)、N+ソース(32)およびドレーン(34)領域、およびNエンハンストドリフト領域(31)を伴って形成する。Nエンハンストドリフト領域(31)はエピタキシアル層(22)よりも高濃度にドープし、ドレーン領域(34)およびゲート(26)の間に延びる。ソース領域(32)およびドレーン領域(34)の列にコンタクト形成するように金属ストリップ(37/38)を用いる。このNエンハンストドリフト領域(31)は降伏電圧に目立った低下を生ずることなくオン抵抗を大幅に低下させるように作用する。
請求項（抜粋）：
横型DMOSトランジスタの構造であって、 第1のドーパント濃度と上表面を有する第1の導電型の半導体材料と、 前記半導体材料の前記上表面に被さり絶縁されている導電性ゲートと、 前記第1の導電型の前記半導体材料の内部に全体が形成された第1の領域であって、その形成時に前記導電性ゲートとセルファラインされており、前記DMOSトランジスタのエンハンストドリフト領域を形成するように前記第1の導電型を備え前記第1のドーパント濃度よりも大きい第2のドーパント濃度を有する第1の領域と、 前記半導体材料の内部に形成された第2の領域であって、前記DMOSトランジスタのドレーン領域を形成するように前記第1の導電型を備え前記第2のドーパント濃度よりも大きい第3のドーパント濃度を有し、前記第1の領域に接触しているとともに第1の降伏電圧の達成に必要な第1の距離だけ前記導電性ゲートから分離されている第2の領域と、 前記半導体材料の内部に形成された第3の領域であって、前記DMOSトランジスタの本体領域を形成するように前記第2の導電型を備え第4のドーパント濃度を有し、前記導電性ゲートに被さる第1の端部を有し、前記ゲートの下の前記半導体材料の残余の部分全部を前記第1の導電型とする第3の領域と、 前記半導体材料の内部に形成された第4の領域であって、前記DMOSトランジスタのソース領域を形成するように前記第1の導電型を備え前記第3のドーパント濃度を有し、前記第3の領域の内部に配置された第4の領域と、を含み、前記第1の領域が前記DMOSトランジスタのオン抵抗を前記第1の領域なしのDMOSトランジスタに比べて減少させるように作用する横型DMOSトランジスタの構造。
FI (3件)：
H01L 29/78 301 D
, H01L 29/78 301 X
, H01L 29/78 301 W
