特許

J-GLOBAL ID：200903040314430740

逐次クロック式ドミノ論理セル

発明者： トーマス,スティーブン ディー.
出願人/特許権者： ブイエルエスアイ テクノロジー,インコーポレイティド
代理人 (1件)： 石田 敬 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平6-523147
公開番号（公開出願番号）：特表平8-509084
出願日： 1994年02月17日
公開日（公表日）： 1996年09月24日
要約：

【要約】本発明は、肯定論理機能の使用に制限されず、かつMOS技術を使用して実行される論理セル(200,300)を使用したドミノ論理装置に関する。重要な特徴は、全加算器セルの桁上げ機能の如き第1の機能、全加算器論理セルの合計機能の如き第2の機能に対して、個々のクロック位相(PHI1,PHI1d)を生成するために単一のクロックサイクル(PHI1)を使用することである。第2の機能をゲートする個々のクロック位相は第1の機能をゲートするために使用するクロック位相の遅延に対応しており、クロック遅延は第1の機能を経た遅延に対応する。実施例として、遅延は、第1の機能の回路に同等な回路を使用して第1の機能の遅延と同等に作られる。

請求項（抜粋）：

評価されるべき入力信号を受ける入力手段と、 前記入力信号にて第1の機能を実行する手段と、 前記入力信号にて第2の機能を実行する手段と、 前記第1の機能を実行する手段に第1のクロック信号を提供し、かつ前記第2の機能を実行する手段に第2のクロック信号を提供する手段と、 所定の遅延時間に基づいて、前記第1及び第2のクロック信号の一方を、他方の前記第1及び第2のクロック信号に対して遅延させる手段と、 を具備するデジタル論理値を論理的に結合する装置。

IPC (3件)：

G06F 7/50 ,  H03K 19/0948 ,  H03K 19/20

FI (3件)：

G06F 7/50 A ,  H03K 19/20 ,  H03K 19/094 B