特許

J-GLOBAL ID：200903040318588772

PLL回路

発明者： 早田 征明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平10-291244
公開番号（公開出願番号）：特開2000-124801
出願日： 1998年10月14日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】 広いプルインレンジを持ちかつ高速動作に適したPLL回路を実現する。【解決手段】 互いに位相の異なるクロック信号CLK1及びCLK2をVCO4で生成する。周波数比較器1には両信号CLK1及びCLK2を入力し、位相比較器2には位相が遅れている方の信号CLK1のみを入力する。位相比較器2は入力データ信号とクロック信号CLK1との位相差に応じた電圧信号を出力する。周波数比較器1は入力データとクロック信号との繰返し周波数同士を比較し、クロック信号の周波数が入力データ信号のビットレートより高い場合はdown信号を、低い場合はup信号を出力する。フィルタ3は周波数比較器1及び位相比較器2の出力信号に応じて制御信号を出力し、この出力信号に応じてVCO4は発振周波数を変化させ、クロック信号CLK1、CLK2を出力する。

請求項（抜粋）：

第1のクロック信号及び該信号より位相の進んでいる第2のクロック信号を出力する電圧制御発振器に発振周波数を制御する制御信号を与えるフィードバックループを有するPLL回路であって、前記フィードバックループは、入力データ信号と前記第1のクロック信号との位相比較結果及び該入力データ信号と前記第1及び第2のクロック信号との周波数比較結果に応じて前記制御信号を変化制御する制御回路を含むことを特徴とするPLL回路。

IPC (2件)：

H03L 7/10 ,  H03L 7/087

FI (2件)：

H03L 7/10 Z ,  H03L 7/08 P

Fターム (19件)：

5J106AA04 ,  5J106BB02 ,  5J106CC01 ,  5J106CC21 ,  5J106CC34 ,  5J106CC38 ,  5J106CC41 ,  5J106DD09 ,  5J106DD13 ,  5J106DD42 ,  5J106DD43 ,  5J106DD46 ,  5J106DD48 ,  5J106EE01 ,  5J106EE15 ,  5J106JJ03 ,  5J106KK03 ,  5J106KK08 ,  5J106LL01

引用特許：

審査官引用 (4件)

• 特開昭64-049176
  
• 多相クロック信号形成装置
  公報種別：公開公報   出願番号：特願平7-119432   出願人：ソニー株式会社
• 特開平3-062645
  
• 特開平4-356820