同期クロック生成回路およびこれを用いたクロック切替装置

発明者： , , ,
出願人/特許権者： , ,
代理人 (1件)：田澤博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-092822
公開番号（公開出願番号）：特開2000-286702
出願日： 1999年03月31日
公開日（公表日）： 2000年10月13日
要約：

【要約】【課題】従来のクロック切替装置では、PLL内のデジタルデータをラッチすることで外部クロック信号1の異常時の内部クロック信号4の安定化を図っているため、当該異常の予兆状態にある外部クロック信号1を基準として当該異常時の内部クロック信号4の同期化を図ってしまうなどの課題があった。【解決手段】外部クロック信号1の異常時には、内部に蓄積しておいた少し前の外部クロック信号1などに基づいて内部クロック信号4の同期化を図るものである。

請求項（抜粋）：

外部クロック信号に同期した内部クロック信号を生成する同期クロック生成回路において、上記外部クロック信号と上記内部クロック信号とを比較して、これらの位相差に応じたアナログ値を出力する比較回路と、このアナログ値をデジタル値に変換して上記位相差に応じたデジタルデータを生成するデジタル値生成回路と、入力されるデジタルデータの値に応じた周波数の上記内部クロック信号を発振する発振器と、上記外部クロック信号の異常を検出し、当該異常を検出している間は異常検出信号を出力する外部クロック監視部と、上記異常検出信号が入力され、この異常検出信号が入力されている期間には、上記デジタル値生成回路の生成したデジタルデータの替わりに内部で発生したデジタルデータを上記発振器へ入力させる制御回路とを備えたことを特徴とする同期クロック生成回路。

IPC (5件)：

H03L 7/14 , H03L 7/08 , H03L 7/093 , H03L 7/095 , H03L 7/12

FI (5件)：

H03L 7/14 A , H03L 7/12 Z , H03L 7/08 G , H03L 7/08 E , H03L 7/08 B

Fターム (24件)：

5J106AA04 , 5J106BB02 , 5J106CC01 , 5J106CC21 , 5J106CC31 , 5J106CC41 , 5J106CC46 , 5J106CC52 , 5J106DD09 , 5J106DD13 , 5J106DD17 , 5J106DD19 , 5J106DD33 , 5J106DD35 , 5J106DD38 , 5J106DD42 , 5J106DD48 , 5J106EE05 , 5J106EE10 , 5J106GG07 , 5J106HH08 , 5J106HH10 , 5J106KK05 , 5J106KK29

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