特許
J-GLOBAL ID：200903040382899900
乗算器及び除算器
発明者：
,
出願人/特許権者：
代理人 (1件)：
宮園 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-235586
公開番号（公開出願番号）：特開平5-053766
出願日： 1991年08月22日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】 同期クロックの周波数に依らず高速に動作する乗算器あるいは除算器を得る。【構成】 乗算あるいは除算中セットされる演算開始信号制御回路43、この出力の立ち上りからパルスを生成するワンショット回路44及び第1の遅延回路41の出力を演算開始信号制御回路43がセットされている間通過させる信号通過回路45、この回路45の出力を遅延させて、第1の遅延回路41に出力する第2の遅延回路42及び第1の制御信号出力端子32、第2の制御信号出力端子33によって構成される制御信号生成回路31により、乗算器あるいは除算器を制御する。
請求項（抜粋）：
被乗数や積の一部などを格納する第1の格納手段と、乗数を格納する第2の格納手段と、上記第1の格納手段の出力によって上記第2の格納手段に格納された乗数の値か又は値「0」を選択して出力する選択手段と、演算するために入力するデータの一部を一時保持する保持手段と、次サイクルで上記保持手段の入力となる演算途中のデータの一部などを格納する第3の格納手段と、上記選択手段の出力と上記保持手段の出力とを演算する演算手段と、上記各手段を制御するための制御信号を生成する制御信号生成手段とを備え、複数のサイクルに渡り加算あるいは減算を行なう演算を繰り返し目的とする積を求める乗算器において、上記制御信号生成手段は、外部から入力される演算要求信号を受けて基本的に同期クロック信号に従って動作し演算開始信号を無効から有効にし下記信号通過回路の出力パルスを計数し演算に必要なサイクル数に到った時点で上記演算開始信号を有効から無効にする演算開始信号制御回路と、上記演算開始信号の無効から有効への変化を受けて上記第3の格納手段又は上記保持手段がデータをラッチできる時間よりも長いパルスを1つ生成するワンショット回路と、上記パルスよりも長い遅延時間を以って下記第2の遅延回路の出力を遅延させる第1の遅延回路と、同一のサイクルで行なわれる演算に要する時間よりも長い遅延時間を以って下記信号通過回路の出力を遅延させる第2の遅延回路と、上記演算開始信号が有効である期間に上記ワンショット回路又は上記第1の遅延回路から信号が入力された時に該信号を通過させる信号通過回路と、この信号通過回路の出力を第1の制御信号として取り出すための第1の制御信号出力端子と、上記第2の遅延回路の出力を第2の制御信号として取り出すための第2の制御信号出力端子とを備え、上記第1の制御信号を上記保持手段のラッチ信号とし、上記第2の制御信号を上記第3の格納手段のラッチ信号とし、上記第1の制御信号あるいは第1及び第2の制御信号を上記第1の格納手段のシフトクロック信号とし、上記第1の制御信号によって上記第1の格納手段の出力のビット内容を切り替えることを特徴とする乗算器。
IPC (3件)：
G06F 7/52
, G06F 7/52 310
, G06F 7/52 320
