特許

J-GLOBAL ID：200903040387362476

MOSトランジスタ対装置

発明者： 小笹 正之 ,  岡本 龍鎮 ,  栗本 秀彦 ,  道正 志郎 ,  長岡 一彦
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-099246
公開番号（公開出願番号）：特開2000-036582
出願日： 1999年04月06日
公開日（公表日）： 2000年02月02日
要約：

【要約】【課題】 半導体集積回路に使用するMOSトランジスタ対において、差動増幅器やカレントミラー回路等を構成する場合に、出力電流バランスを保ちながら高い電流利得を得ることができるようにする。【解決手段】 同一基板上に第1及び第2のMOSトランジスタM1、M2が配置される。この第1及び第2のMOSトランジスタは、各々、ゲート幅に関して複数個(同図では3個)に分割されて、第1の分割トランジスタM1a、M1b、M1c、及び第2の分割トランジスタM2a、M2b、M2cで構成される。前記第1の分割トランジスタM1a〜M1c及び第2の分割トランジスタM2a〜M2cは、それ等ゲートのゲート方向の中心線x-x'を基準とする位置座標値の総和が、相互に等しくなるように配置される。従って、各分割トランジスタのゲートのゲート長方向の誤差の総和が"0"値となるので、2個のMOSトランジスタM1、M2間の電流差がなくなる。

請求項（抜粋）：

同一基板上に第1及び第2のMOSトランジスタが配置されたMOSトランジスタ対装置であって、前記第1及び第2のMOSトランジスタは、各々、ゲート長方向に並列配置された複数個の分割トランジスタで構成され、前記第1及び第2のMOSトランジスタは、前記第1のMOSトランジスタを構成する前記分割トランジスタの各ゲートのゲート長の総和と、前記第2のMOSトランジスタを構成する前記分割トランジスタの各ゲートのゲート長の総和とが一致するように、前記第1及び第2のMOSトランジスタ間で交互に配置されることを特徴とするMOSトランジスタ対装置。

IPC (6件)：

H01L 27/118 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H03F 3/45

FI (4件)：

H01L 21/82 M ,  H03F 3/45 A ,  H01L 27/04 A ,  H01L 27/08 102 C

引用特許：

審査官引用 (1件)

• 特開昭62-150779