特許
J-GLOBAL ID：200903040414555559

半導体実装用基板と半導体装置および半導体装置の製造方法

発明者：
上野 文隆

上野 文隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-069041
公開番号（公開出願番号）：特開2000-269269
出願日： 1999年03月15日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】 フリップチップ実装型半導体装置において、半導体素子の電極端子とバンプとの接合部のコンタクト抵抗値を低くし、電気特性の向上を図る。【解決手段】 本発明の実装用基板では、絶縁基板1の主面に銅の接続パッド2a等が形成され、接続パッド2a上に、上面が粗面3a化された銅バンプ3が一体に形成されている。そして、このような基板上に半導体チップ4が搭載され、銅バンプ3がAl電極端子4aに圧接されている。このとき銅バンプ3の粗面3aが、電極端子4a上に形成された酸化Al膜を破壊して電極端子4aと直接接触し、電気的に良好な接合部が形成されている。銅バンプ3の粗面3aを形成するには、光沢剤を含まないメッキ液を用いてメッキを行なう方法、または表面をエッチングにより粗面化する方法が採られる。
請求項（抜粋）：
絶縁基板と、前記絶縁基板の少なくとも一方の主面に配設された接続端子および配線層と、前記接続端子上に一体に形成された導電性バンプとを備え、前記絶縁基板の前記接続端子形成面上に、前記導電性バンプを介して、半導体素子が搭載・接続される半導体実装用基板において、前記導電性バンプの前記半導体素子の電極端子に当接される面が、微小な凹凸を有する粗面となっていることを特徴とする半導体実装用基板。
IPC (3件)：
H01L 21/60 311 ,  H05K 1/18 ,  H05K 3/32
FI (3件)：
H01L 21/60 311 S ,  H05K 1/18 L ,  H05K 3/32 Z
Fターム (21件)：
5E319AA03 ,  5E319AB05 ,  5E319AC17 ,  5E319BB16 ,  5E319CC03 ,  5E319CD60 ,  5E336AA04 ,  5E336AA09 ,  5E336BB01 ,  5E336BB15 ,  5E336BC34 ,  5E336BC40 ,  5E336CC32 ,  5E336CC36 ,  5E336EE05 ,  5E336GG11 ,  5F044KK02 ,  5F044KK17 ,  5F044KK18 ,  5F044KK19 ,  5F044LL15
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM