特許

J-GLOBAL ID：200903040431380924

演算処理装置およびその方法

発明者： 今村 義彦
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-216828
公開番号（公開出願番号）：特開平11-065841
出願日： 1997年08月11日
公開日（公表日）： 1999年03月09日
要約：

【要約】【課題】 メモリアドレス空間に対しての所定パターンの連続したアクセスを伴う処理を効率的に行う2オペランド演算命令を採用した演算処理装置を提供する。【解決手段】 内部メモリ87と、内部メモリ87上のアドレスを記憶するDPレジスタ92,93と、DPレジスタ92に記憶されたバンク111上のアドレスから読み出したデータを記憶するデータレジスタr1 -Rと、DPレジスタ93に記憶されたバンク112上のアドレスに、記憶データを書き込むデータレジスタr1 -Wと、演算手段と、データレジスタr1 -Rとr1 -Wとを同一の論理アドレスを用いてディスティネーションレジスタに指定し、リードモディファイライトを行うことを指示する2オペランド演算命令をデコードした場合に、ALU13がデータレジスタr1 -Rに記憶されたデータを用いて演算処理を行い、その演算処理の結果を、データレジスタr1 -Wに書き込むように制御するデコーダとを有する。

請求項（抜粋）：

演算対象となるデータを記憶する内部メモリと、前記内部メモリ上のアドレスを記憶する第1のデータポインタレジスタおよび第2のデータポインタレジスタと、前記第1のデータポインタレジスタに記憶された前記内部メモリ上のアドレスから読み出したデータを記憶する第1のデータレジスタと、前記第2のデータポインタレジスタに記憶された前記内部メモリ上のアドレスに、記憶データを書き込む第2のデータレジスタと、デコード結果に基づいて演算を行う演算手段と、前記第1のデータレジスタと前記第2のデータレジスタとを同一の論理アドレスを用いてディスティネーションレジスタに指定し、リードモディファイライトを行うことを指示する2オペランド演算命令をデコードした場合に、前記演算手段が前記第1のデータレジスタに記憶されたデータを用いて演算処理を行い、その演算処理の結果を、前記第2のデータレジスタに書き込むように制御するデコード手段とを有する演算処理装置。

IPC (2件)：

G06F 9/30 350 ,  G06F 9/30 370

FI (2件)：

G06F 9/30 350 A ,  G06F 9/30 370