特許
J-GLOBAL ID：200903040447981847
半導体装置及び半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-239665
公開番号（公開出願番号）：特開平11-087701
出願日： 1997年09月04日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】 電気特性が優れた低抵抗ゲートを有する半導体装置を実現できるようにする。【解決手段】 p型シリコンからなる半導体基板11の上には、LOCOS膜等からなる素子分離12が形成され、該素子分離12に囲まれた素子形成領域には、シリコン酸化膜からなり、厚さが6nmのゲート絶縁膜13が形成されている。ゲート絶縁膜13の上には、膜厚が100nmでヒ素等からなるn型不純物がドープされたポリシリコンからなる下部ゲート電極14と、銅等の金属膜からなり、下部ゲート電極14の上の上部ゲート電極19Aと、窒化チタン等の高融点金属化合物からなり、上部ゲート電極19Aの側面及び底面を覆うバリア層18Aとからなるゲート電極20が形成されている。
請求項（抜粋）：
半導体基板の上に形成されたゲート電極を備え、前記ゲート電極は、下側から順次形成された下部ゲート電極、バリア層及び上部ゲート電極からなるゲート電極を有し、前記下部ゲート電極はポリシリコンからなり、前記上部ゲート電極は金属からなり、前記バリア層は、高融点金属を含む導体膜からなり、前記上部ゲート電極の側面及び底面を覆うように形成されていることを特徴とする半導体装置。
IPC (2件)：
FI (3件)：
H01L 29/78 301 G
, H01L 21/90 A
, H01L 21/90 C
