特許
J-GLOBAL ID：200903040485743348
マルチプロセッサ装置
発明者：
出願人/特許権者：
代理人 (1件)：
茂泉 修司
公報種別：公開公報
出願番号（国際出願番号）：特願平5-059978
公開番号（公開出願番号）：特開平6-274413
出願日： 1993年03月19日
公開日（公表日）： 1994年09月30日
要約：
【要約】【目的】 各CPU盤のプロセッサがローカル・バスを介して主メモリ及びキャッシュ・メモリと接続され、他のプロセッサと競合したときバス調停部により共通バスを獲得するためのバス調停を行うマルチプロセッサ装置に関し、バス調停時の各プロセッサ動作を効率的に行う。【構成】 プロセッサが主メモリに命令を取りに行く度毎のプログラムカウンタ値をアドレスとして保持しており、バス調停部がバス調停を行っていることを示すウェイト信号を受けたとき該プログラムカウンタ値をインクリメントし主メモリに与えて対応する命令を該主メモリから読み出してキャッシュ・メモリにキャッシュ・フィルするキャッシュ・フィル制御部を設けたもの。
請求項（抜粋）：
各CPU盤(10)のプロセッサ(1) がローカル・バス(2) を介して主メモリ(3) 及びキャッシュ・メモリ(4) と接続され、他のプロセッサと競合したときバス調停部(5) により共通バス(6) を獲得するためのバス調停を行うマルチプロセッサ装置において、該プロセッサ(1) が該主メモリ(3) に命令をとりに行く度毎のプログラムカウンタ値をアドレスとして保持しており、該バス調停部(5) がバス調停を行っていることを示すウェイト信号を受けたとき該プログラムカウンタ値をインクリメントし該主メモリ(3) に与えて対応する命令を該主メモリ(3) から読み出して該キャッシュ・メモリ(4) にキャッシュ・フィルするキャッシュ・フィル制御部(7)を設けたことを特徴としたマルチプロセッサ装置。
IPC (3件)：
G06F 12/08
, G06F 13/38 340
, G06F 15/16 320
