特許

J-GLOBAL ID：200903040501726653

半導体装置

発明者： 江間 泰示
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-148706
公開番号（公開出願番号）：特開平5-120889
出願日： 1991年06月20日
公開日（公表日）： 1993年05月18日
要約：

【要約】【目的】 本発明は、DRAMとROMとが組み込まれた半導体装置に関し、受注から出荷までの期間を短縮することを目的とする。【構成】 チャネル領域を挟む蓄積電極コンタクト領域55及びビット線コンタクト領域56と、ゲート絶縁膜53上のワード線54と、領域56とコンタクトするビット線58と、ビット線58を覆う絶縁膜59を貫通して領域55を表出させるコンタクト・ホールとを備えたDRAM部分及びROM部分をもち、DRAM部分は領域55と接続した蓄積電極、絶縁膜62、一定電位に接続される対向電極64からなるメモリ・キャパシタを備え、ROM部分は領域55と接続し且つ一定電位に接続されるか或いは開放にされるかでプログラミングする蓄積電極61S及び61Cを備えている。

請求項（抜粋）：

半導体基板に形成されたフィールド絶縁膜で絶縁分離された活性領域にチャネル領域を挟んで設けられた一対の不純物領域と、前記チャネル領域上に絶縁膜を介し形成されて一方向に延在するワード線と、前記一対の不純物領域のうちの一方と接続し且つ前記一方向と直交する方向に延在するビット線と、前記ビット線を覆う絶縁膜を貫通して前記一対の不純物領域のうちの他方を表出させるコンタクト・ホールとのそれぞれを共通に備えたDRAM部分並びにROM部分をもち、前記DRAM部分は前記コンタクト・ホールを介して前記他方の不純物領域と接続した蓄積電極及び蓄積電極を覆う誘電体膜及び誘電体膜を覆い一定電位に接続される対向電極からなるメモリ・キャパシタを備えてなること、前記ROM部分は前記コンタクト・ホールを介して前記他方の不純物領域と接続し且つ一定電位に接続されるか或いは開放状態とするかで必要なプログラミングを行う為の導電体層を備えてなることを特徴とする半導体装置。

IPC (4件)：

G11C 14/00 ,  G11C 17/00 ,  H01L 27/108 ,  H01L 27/112

FI (3件)：

G11C 11/34 352 A ,  H01L 27/10 325 V ,  H01L 27/10 433