特許

J-GLOBAL ID：200903040567812607

半導体装置の製造方法

発明者： 宮内 昭浩 ,  井上 洋典 ,  坂本 光造 ,  森 睦宏
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 平木 祐輔
公報種別：公開公報
出願番号（国際出願番号）：特願平11-150341
公開番号（公開出願番号）：特開2000-340578
出願日： 1999年05月28日
公開日（公表日）： 2000年12月08日
要約：

【要約】【課題】 溝の内部にエピタキシャル膜を埋め込んでも耐圧不良を起こすことのない半導体製造装置の製造方法を提供する。【解決手段】 半導体本体の表面に形成した溝にエピタキシャル膜107を埋め込んだ後、酸化処理を行い、エピタキシャル膜表面と半導体本体の表面の酸化膜を除去する。埋め込んだエピタキシャル膜表面を半導体本体の表面とともに化学機械研磨法で除去してもよい。埋め込んだエピタキシャル膜の一部を除去し、除去した部分にトレンチゲートを形成してもよい。

請求項（抜粋）：

表面に設けられたソース電極と、裏面に設けられたドレイン電極と、本体に設けられた複数のn型領域と、隣接する前記n型領域の間にそれぞれ挟み込まれた複数のp型領域とを備え、装置の一つの動作モードの時に前記複数のn型領域が前記ソース電極と前記ドレイン電極を電気的に導通させる並列な電流路を提供し、装置の他の動作モードの時に前記複数のn型領域と前記複数のp型領域が空乏化することで本体の全体にかかる高電圧を担う半導体装置の製造方法において、半導体基板上に第1のエピタキシャル膜を形成する工程と、前記第1のエピタキシャル膜上に前記n型領域又はp型領域の構成材料となる第2のエピタキシャル膜を形成する工程と、前記第2のエピタキシャル膜の表面に複数の溝を前記第1のエピタキシャル膜に到達するまで形成する工程と、前記複数の溝を前記第2のエピタキシャル膜と異なる導電型の第3のエピタキシャル膜で埋める工程と、前記第3のエピタキシャル膜の表面に酸化膜を形成する工程と、前記第3のエピタキシャル膜の結晶面が露出するように前記酸化膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/336 ,  H01L 29/78

FI (5件)：

H01L 29/78 658 E ,  H01L 29/78 652 E ,  H01L 29/78 652 H ,  H01L 29/78 653 A ,  H01L 29/78 658 G