特許
J-GLOBAL ID：200903040603377530
半導体装置の自動レイアウト方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-165534
公開番号（公開出願番号）：特開平9-017875
出願日： 1995年06月30日
公開日（公表日）： 1997年01月17日
要約：
【要約】【目的】機能セル間のクリティカルネットの遅延特性を改善する半導体装置の自動レイアウト方法を実現する。【構成】機能セル間のクリティカルネットを抽出し(ステップ11)、抽出されたクリティカルネットにバッファを挿入した際の最適挿入位置を計算して(ステップ12)、バッファを挿入することが遅延時間の改善に有効であるか否かを判定する(ステップ13)。バッファの挿入が有効であると判定される場合には、ステップ12において計算された挿入位置にバッファを挿入し(ステップ14)、機能セル間の配線を行う(ステップ15)。次いで、他のクリティカルネットの存在の有無がチェックされて(ステップ16)、存在する場合にはステップ12に戻り、バッファの追加配置・配線手順を繰返し実行する。存在しない場合には、クリティカルネット以外の残部の配線が行われる(ステップ17)。
請求項（抜粋）：
半導体装置に対して機能セルを自動的に配置・配線する自動レイアウト方法において、前記機能セルの配置または配線後に、機能セル間のクリティカルネットに少なくとも1個以上のバッファを挿入する際に、前記機能セル、クリティカルネットおよびバッファに起因する遅延回路要素をパラメータとして、前記クリティカルネットの遅延量を最低の値とするバッファの最適挿入配置を算出し、当該算出位置に前記バッファを配置することを特徴とする半導体装置の自動レイアウト方法。
IPC (2件)：
FI (3件)：
H01L 21/82 C
, G06F 15/60 656 D
, H01L 21/82 W
