特許

J-GLOBAL ID：200903040604948255

負荷素子駆動回路装置

発明者： 堀内 通博
出願人/特許権者： ミツミ電機株式会社
代理人 (3件)： 池田 憲保 ,  福田 修一 ,  佐々木 敬
公報種別：公開公報
出願番号（国際出願番号）：特願2006-323277
公開番号（公開出願番号）：特開2008-141305
出願日： 2006年11月30日
公開日（公表日）： 2008年06月19日
要約：

【課題】 基準クロック信号が高速化した場合でも、確実にシフトレジスタのシフトデータを誤り無くラッチ回路でラッチさせること。【解決手段】 負荷素子駆動回路装置10Aは、基準クロック信号CLKのクロックパルスの計数値が48になったときに、1クロック周期に相当する期間だけイネーブル信号enableを出力するカウンタ16Aと、シフトレジスタ12とラッチ回路14との間に挿入された選択回路22と有する。選択回路22は、イネーブル信号が無いときには、第1乃至第48のラッチセルの内容をそれぞれ第1乃至第48の選択データとして選択し、イネーブル信号が有るときには、第1乃至第48のシフトデータをそれぞれ第1乃至第Nの選択データとして選択する。ラッチ回路14は、基準クロック信号CLKに同期して第1乃至第Nの選択データを第1乃至第NのラッチセルLA1〜LA48にラッチする。【選択図】 図5

請求項（抜粋）：

第1乃至第N(Nは2以上の整数)の負荷素子を駆動するための負荷素子駆動回路装置であって、 前記第1乃至第Nの負荷素子に対応する第1乃至第Nの入力データを順次受け、基準クロック信号に同期して前記第1乃至第Nの入力データをシリアルにシフトしてそれぞれ第1乃至第Nのシフトデータとして記憶する第1乃至第Nのシフトセルから成るシフトレジスタと、 前記第1乃至第Nのシフトデータをそれぞれ第1乃至第Nのラッチデータとしてラッチするための第1乃至第Nのラッチセルから成るラッチ回路と、 前記基準クロック信号のクロックパルスを計数して、該計数値がNになったときに、当該基準クロック信号の1クロック周期に相当する期間だけイネーブル信号を出力するカウンタと、 前記シフトレジスタと前記ラッチ回路との間に挿入されて、前記イネーブル信号が無いときには、前記第1乃至第Nのラッチセルの内容をそれぞれ第1乃至第Nの選択データとして選択し、前記イネーブル信号が有るときには、前記第1乃至第Nのシフトデータをそれぞれ第1乃至第Nの選択データとして選択する選択回路とを有し、 前記ラッチ回路は、前記基準クロック信号に同期して前記第1乃至第Nの選択データを前記第1乃至第Nのラッチセルにラッチし、これにより、前記ラッチ回路は、前記イネーブル信号が無いときには、前記第1乃至第Nのラッチセルの内容を前記基準クロック信号に同期して自己保持し、前記イネーブル信号が有るときには、前記第1乃至第Nのシフトデータをそれぞれ前記第1乃至第Nのラッチセルに前記第1乃至第Nのラッチデータとしてラッチすることを特徴とする負荷素子駆動回路装置。

IPC (5件)：

H03K 23/54 ,  B41J 2/44 ,  B41J 2/45 ,  B41J 2/455 ,  H04N 1/036

FI (3件)：

H03K23/54 C ,  B41J3/21 L ,  H04N1/036 A

Fターム (13件)：

2C162AF13 ,  2C162AF19 ,  2C162AF71 ,  2C162AF89 ,  2C162FA04 ,  2C162FA17 ,  5C051AA02 ,  5C051CA08 ,  5C051DB08 ,  5C051DB12 ,  5C051DC03 ,  5C051DE02 ,  5C051DE05

引用特許：

出願人引用 (2件)

• 特許第3062314号公報
  
• 特公昭56-2458号公報