特許

J-GLOBAL ID：200903040643475437

余分な記憶素子を有するメモリ試験装置

発明者： アーキン・ブライアン・ジェイ
出願人/特許権者： クリーダンス システムズ コーポレイション
代理人 (1件)： 山口 邦夫 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-554348
公開番号（公開出願番号）：特表2003-521086
出願日： 2000年12月18日
公開日（公表日）： 2003年07月08日
要約：

【要約】メモリテスタ(10)は、アドレス可能なメモリセル行列からなる被測定ランダムアクセスメモリ(DUT)(12)を試験し、不良メモリセルを含む行列に置換するために、ホストコンピュータに予備の行列をどのようにしたら有効に割り振れるのかを決めるのに十分な情報を提供する。テスト中、メモリテスタ(10)は、エラー捕捉メモリ(ECM)(22)の各アドレスに1ビットを書き込んで、DUT(12)の対応するアドレスのメモリセルが不良であるか否かを示す。テスタ(10)は、また、それぞれの行と列の不良メモリセルの数をカウントする。テスト終了後、そのカウントがホストコンピュータ(14)に供給される。そのカウントだけではホストコンピュータがどのようにしたら予備の行列を割り振れるのかを決められない場合には、テスタ(10)に要求してECM(22)内のデータを処理して不良メモリセルのアドレスを決定してそれをホストコンピュータ(14)に供給する。

請求項（抜粋）：

メモリセルの行と列を有する被測定デバイス(DUT)をテストして、前記メモリセルのうちのどれが不良であるのかを判別し、不良メモリセルを含む行と列を置換するために予備の行と列をどのように割り振るのかを決定することをそれができるようにする情報をホストコンピュータに提供する装置であって、 複数の記憶位置を有するエラー捕捉メモリ(ECM)(22)であって、前記メモリセルのそれぞれが前記記憶位置の個々ものに対応しているものと、 前記DUTの各メモリセルをテストしてそのメモリセルが不良であるか否かを決定して、そのメモリセルが不良であることを示す結果のデータをその対応する前記ECMの記憶位置に書き込む第1の手段(16、20)と、 前記第1の手段が前記DUTのメモリセルをテストしている間に複数のカウントを同時に発生する第2の手段(24、26))であって、前記DUTのそれぞれの行と列が前記カウントの個々のものに対応しており、それぞれのカウントが前記行と列の対応するものの不良メモリセルの数を示しているものと、 前記ホストコンピュータに前記複数のカウントを送信する第3の手段(15、27)からなる装置。

IPC (2件)：

G11C 29/00 655 ,  G01R 31/28

FI (3件)：

G11C 29/00 655 S ,  G01R 31/28 M ,  G01R 31/28 B

Fターム (10件)：

2G132AA08 ,  2G132AE19 ,  2G132AE22 ,  2G132AG00 ,  2G132AH07 ,  2G132AL12 ,  5L106CC17 ,  5L106DD24 ,  5L106DD25 ,  5L106EE02