記憶データの読み出し方法および半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：佐藤隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2002-046046
公開番号（公開出願番号）：特開2003-123482
出願日： 2002年02月22日
公開日（公表日）： 2003年04月25日
要約：

【要約】【課題】電源電圧の低電圧化に伴うスタティックノイズマージンの低下を抑制できるとともに、回路の集積度を向上させることができる半導体記憶装置と、その記憶データ読み出し方法を提供する。【解決手段】図1は本発明に係るSRAMの一例を示す図であり、マトリクスセルMC11〜MCmkは、記憶回路におけるインバータの負荷トランジスタが省略された4トランジスタ型SRAMセルである。記憶データの保持期間において、各ビット線対(bj,bjB)はビット線電圧制御部4により電源電圧にプルアップされているが、記憶データの読み出し時において、このプルアップ電圧が電源電圧よりも高い電圧に昇圧されることにより、読み出し時のスタティックノイズマージンが改善される。この4トランジスタ型SRAMをCAMに適用することにより、CAMにおける回路の集積度を向上させることができる。

請求項（抜粋）：

第1の記憶ノードおよび第2の記憶ノードと、上記第1の記憶ノードに制御端子が接続され、上記第2の記憶ノードと基準電位との間に入出力端子が接続された第1のトランジスタと、上記第2の記憶ノードに制御端子が接続され、上記第1の記憶ノードと上記基準電位との間に入出力端子が接続された第2のトランジスタと、上記第1の記憶ノードと第1のビット線との間に入出力端子が接続され、ワード線に制御端子が接続された第3のトランジスタと、上記第2の記憶ノードと第2のビット線との間に入出力端子が接続され、上記ワード線に制御端子が接続された第4のトランジスタとを有する半導体記憶装置の記憶データの読み出し方法であって、上記記憶データの保持期間において、上記第1のビット線および上記第2のビット線に第1の電圧を印加し、上記記憶データの読み出し時において、上記ワード線を活性化し、上記第1のビット線および上記第2のビット線に上記第1の電圧より高い第2の電圧を印加する記憶データの読み出し方法。

IPC (8件)：

G11C 11/418 , G11C 11/41 , G11C 11/412 , G11C 15/04 , G11C 15/04 601 , G11C 15/04 631 , H01L 21/8244 , H01L 27/11

FI (8件)：

G11C 15/04 E , G11C 15/04 F , G11C 15/04 601 A , G11C 15/04 631 A , G11C 11/34 301 B , H01L 27/10 381 , G11C 11/40 301 , G11C 11/34 Z

Fターム (14件)：

5B015HH01 , 5B015JJ12 , 5B015JJ37 , 5B015KA13 , 5B015KA35 , 5B015KA38 , 5B015KB92 , 5B015PP02 , 5B015QQ03 , 5F083BS25 , 5F083GA09 , 5F083GA11 , 5F083LA01 , 5F083ZA21

引用特許：

審査官引用 (2件)

特開昭51-084534
特開昭59-172194

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