特許
J-GLOBAL ID:200903040649819979
メモリ回路及びその制御方法
発明者:
出願人/特許権者:
代理人 (1件):
稲垣 清
公報種別:公開公報
出願番号(国際出願番号):特願平5-112629
公開番号(公開出願番号):特開平6-324939
出願日: 1993年05月14日
公開日(公表日): 1994年11月25日
要約:
【要約】 (修正有)【目的】 キャッシュメモリの命令及びデータ用領域の比率を可変とする。【構成】 命令用及びデータ用のメモリ領域に夫々対応する1以上の書込み回路と1以上の読出し回路とを設けると共に、メモリセルアレイ11をデータ線の分割によりブロック化して、分割されたデータ線18、19をスイッチ手段Tr5、Tr6により切離し可能に接続する。更に、命令用及びデータ用の各Xアドレスデコーダ12、13をデータ線の分割に対応してブロック化する。各ブロックのワード線20は、命令用及びデータ用のいずれのXアドレスデコーダの出力によってもアクセスできる。スイッチ手段の制御により、各ブロックを任意に組合せることにより、各ブロックを命令用又はデータ用のメモリ領域のいずれかに編入して命令用及びデータ用のメモリ領域の分割比率を可変とする。
請求項(抜粋):
第一及び第二のバスとの間で夫々情報を伝達する第一及び第二の領域に分割可能なメモリ領域を有するメモリ回路において、前記第一及び第二の領域に夫々対応する少なくとも1つのメモリ読出し及び書込み回路と、前記第一及び第二の領域に夫々対応する第一及び第二のアドレスデコーダ回路と、前記第一及び第二のアドレスデコーダ回路の双方の出力が共通に接続されて該双方の出力により夫々1つが独立に選択可能な複数のワード線と、複数の区分データ線に夫々分割されており、該区分データ線のうちの各1つが夫々前記第一及び第二の領域に対応する前記読出し及び書込み回路と夫々接続可能に配設された複数のデータ線と、前記分割された各区分データ線相互間に配設され、第一の制御信号により開閉制御されて該区分データ線を相互に接続可能なスイッチ手段と、第二の制御信号により前記第一及び第二のデコーダの出力をブロック毎に制御するデコーダ制御部と、前記ワード線の選択を介して前記区分データ線に夫々接続される複数のメモリセルから成り、前記ワード線及び前記区分データ線に対応するメモリセルブロックとして構成されるメモリセルアレイとを具備し、前記第一及び第二の制御信号の選択により、前記メモリセルブロックが前記第一又は第二の領域のいずれかに編入されることを特徴とするメモリ回路。
IPC (2件):
G06F 12/08
, G06F 12/06 520
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