特許
J-GLOBAL ID：200903040672616899
ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路とその方法
発明者：
出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-184382
公開番号（公開出願番号）：特開平11-087642
出願日： 1998年06月30日
公開日（公表日）： 1999年03月30日
要約：
【要約】【課題】 イコライザ回路設計を改善し、有利にはイコライザ回路をインプリメントするために必要な領域を低減するイコライザ回路及びその設計方法を提供することである。【解決手段】 上記課題は、イコライザ回路はビットライン対に対して角度をもって配向される実質的にT字状のポリシリコンゲート部分を有し、前記角度は90°の整数倍ではない角度であり、前記実質的にT字状のポリシリコンゲート部分は第1のポリシリコン領域、第2のポリシリコン領域及び第3のポリシリコン領域を含む、ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路によって解決される。
請求項（抜粋）：
ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路であって、該イコライザ回路は前記ビットライン対に対して角度をもって配向される実質的にT字状のポリシリコンゲート部分を有し、前記角度は90°の整数倍ではない角度であり、前記実質的にT字状のポリシリコンゲート部分は第1のポリシリコン領域、第2のポリシリコン領域及び第3のポリシリコン領域を含み、前記第1のポリシリコン領域は前記イコライザ回路の第1スイッチのゲートをインプリメントするためのものであり、前記第1スイッチは前記ビットライン対の第1のビットライン及び前記ビットライン対の第2のビットラインに結合されており、前記第2のポリシリコン領域は前記イコライザ回路の第2スイッチのゲートをインプリメントするためのものであり、前記第2スイッチは前記ビットライン対の第1のビットライン及びプリチャージ電圧源に結合されており、前記第3のポリシリコン領域は前記イコライザ回路の第3スイッチのゲートをインプリメントするためのものであり、前記第3スイッチは前記ビットライン対の第2のビットライン及び前記プリチャージ電圧源に結合されている、ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路。
IPC (2件)：
H01L 27/108
, H01L 21/8242
