特許
J-GLOBAL ID：200903040686388228
LSIテスタ
発明者：
,
出願人/特許権者：
代理人 (1件)：
小沢 信助
公報種別：公開公報
出願番号（国際出願番号）：特願平4-102742
公開番号（公開出願番号）：特開平5-297067
出願日： 1992年04月22日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 記憶容量の小さなメモリによってフェイルデータを記憶する。【構成】 応答信号を複数のブロックに分け、ブロック毎に期待値データと比較し、被測定対象物の合否を判定するLSIテスタにおいて、ブロック毎に設けられていて、被測定対象物から入力される複数の応答信号を期待値メモリから入力される期待値データと比較する判定回路と、判定回路が期待値データに基づいてブロック毎に得たフェイルデータを記憶するフェイルメモリと、判定回路をイネーブルとするイネーブル信号を各判定回路に順次出力するイネーブル信号発生回路とを設け、ブロック毎のフェイルデータを判定回路からフェイルメモリに順次記憶し、被測定対象物の合否を判定する。
請求項（抜粋）：
複数のピンから被測定対象物が出力した応答信号を複数のブロックに分け、ブロック毎に期待値データと比較し、この比較結果のフェイルデータによって前記被測定対象物の合否を判定するLSIテスタにおいて、前記ブロック毎に設けられていて、前記被測定対象物から入力される複数の応答信号を期待値メモリから入力される期待値データと比較する判定回路と、この判定回路が期待値データに基づいてブロック毎に得たフェイルデータを記憶するフェイルメモリと、前記判定回路をイネーブルとするイネーブル信号を各判定回路に順次出力するイネーブル信号発生回路と、を設け、ブロック毎のフェイルデータを前記判定回路から前記フェイルメモリに順次記憶し、前記フェイルメモリのフェルデータに基づいて前記被測定対象物の合否を判定することを特徴としたLSIテスタ。
FI (2件)：
G01R 31/28 H
, G01R 31/28 D
