特許
J-GLOBAL ID：200903040755250357
映像処理エンジンおよびそれを含む映像処理システム
発明者：
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出願人/特許権者：
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代理人 (1件)：
ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2006-170382
公開番号（公開出願番号）：特開2008-003708
出願日： 2006年06月20日
公開日（公表日）： 2008年01月10日
要約：
【課題】CPUが発行する命令は、1サイクルに1命令以上が供給されるため、毎サイクル、命令メモリ読み出しが発生し、消費電力が大きい。また、マルチプロセッサ構成の場合、命令メモリ個数が増加し、毎サイクル、命令メモリの同時アクセスが発生し、消費電力が大きくなる。【解決手段】命令のオペランドに2次元のソースレジスタとデスティネーションレジスタを指定する手段を設け、複数サイクルで、複数のソースレジスタを使用した演算を実行し、複数のデスティネーションを得る。複数ソースレジスタを利用して、複数サイクル消費してデスティネーションを得る命令において、データ丸め込み演算器をパイプラインの最終段に接続する。更に、複数のCPUを直列接続し、共有型の命令メモリを共有して使用する。この際、各CPUの命令オペランドに、隣り合うCPU間の同期を制御するためのフィールドを有し、同期化制御を行う。【選択図】図2
請求項（抜粋）：
命令メモリとデータメモリとCPUとを具備した映像処理エンジンであって、
前記CPUは、さらに命令デコーダと汎用レジスタと演算器とを有し、
前記CPUの命令オペランドは、データ幅並びに高さ方向を示すデータカウント数を指定するフィールドと、演算処理に使用するデータが格納された汎用レジスタの起点を示すソースレジスタポインタと、演算結果を格納する汎用レジスタの起点を示すデスティネーションレジスタポインタとを有し、
前記データ幅と前記データカウント数と前記ソースレジスタポインタと前記デスティネーションレジスタポインタとに基づいて、アクセスする前記ソースレジスタのアドレスおよび前記デスティネーションレジスタのアドレスを、サイクル毎に、順次生成する手段を有し、
前記ソースレジスタから読み出されたデータを前記演算器に投入して演算を実行し、得られた演算結果を順次、前記デスティネーションレジスタに格納することにより、一つの命令で、複数サイクルを消費して、複数の演算を行う映像処理エンジン。
IPC (3件)：
G06F 9/34
, G06F 9/38
, G06F 15/80
G06F9/34 330
, G06F9/38 370X
, G06F9/38 310A
, G06F9/38 310G
, G06F15/80
5B013AA01
, 5B013AA02
, 5B013AA14
, 5B013AA18
, 5B013BB11
, 5B013BB16
, 5B013DD02
, 5B013DD04
, 5B013DD05
, 5B033AA03
, 5B033AA04
, 5B033AA13
, 5B033AA14
, 5B033BE00
, 5B033DA01
, 5B033DB06
, 5B033DB09
, 5B033DD01
