特許
J-GLOBAL ID：200903040826728059
シフトレジスタ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-174027
公開番号（公開出願番号）：特開平7-029389
出願日： 1993年07月14日
公開日（公表日）： 1995年01月31日
要約：
【要約】【構成】シフトレジスタ回路の存在する論理集積回路のレイアウトデータを自動配置配線によって作成する場合において、シフトレジスタ回路のフリップ・フロップに上位ビットからのクロック信号が接続されるクロック入力端子と、一つ前の下位側のビットのクロック入力端子に接続されるクロック出力端子を有し、それらクロック入力端子及びクロック出力端子の接続をシフトレジスタ回路の最上位ビットのクロック信号から配線を行い、一つ前の下位側のビットに対して順次クロック信号を配線していく。【効果】シフトレジスタ回路の上位ビットから動作させ、順次下位ビットを動作させることにより、クロックスキューによるミスラッチを防止する。
請求項（抜粋）：
論理集積回路内のシフトレジスタ回路において、レイアウトデータを生成する時、シフトレジスタ回路のクロック信号を最上位ビットから配線を行い、1つ前の下位側のビットに対して順次、配線していき、上位ビットから動作させることにより、本来、ラッチすべきデータでないものをラッチする(以下、ミスラッチと略す)のを防止することを特徴とするシフトレジスタ回路。
IPC (4件)：
G11C 19/00
, G11C 19/28
, H01L 27/04
, H01L 21/822
