特許

J-GLOBAL ID：200903040864131554

電子素子用リードフレーム・パッケージ

発明者： トマス・マリオ・サイポーラ ,  ポール・ウィリアム・コテウス
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 合田 潔 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-246624
公開番号（公開出願番号）：特開平6-224362
出願日： 1993年10月01日
公開日（公表日）： 1994年08月12日
要約：

【要約】 (修正有)【目的】 集積回路チップ、導体被覆された誘電体基板等をパッケージングするための新規で改良された電子素子パッケージング構造を提供すること。【構成】 電子素子30は、その1側端に接点を有する。リードフレーム32は、電子素子の下を通って延びるリード36と外側から内側に延びるリード10を有する。ワイヤは電子素子接点44とそれらのリード末端12,40とをワイヤボンディングする。2個の電子素子が互いにずれて積層され、各電子素子の1側端においてその表面上に接点を露出することにより、複数の電子素子接点を露出する階段状表面を形成している。倍密度メモリにおけるリードフレームのリードのいくつかは、連なって積層体の下を通って延び、ビット、アドレス、制御、電源、及び接地入力を介して信号を電子素子に入力する。これら入力は隣接するチップ間に共通である。ワイヤは各チップ上の接点と共通リードを接続する。

請求項（抜粋）：

電子素子と、リードフレームとを有し、前記電子素子は、前記リードフレーム上に設置され、前記リードフレームは、複数のリードを有し、前記電子素子は、該電子素子の側端近傍に複数の接点を有し、前記複数のリードの一部は、前記電子素子の下に設置されており、前記接点を前記リード末端へ電気的に接続するための手段とを有する、構造。

IPC (5件)：

H01L 23/50 ,  H01L 21/60 301 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

引用特許：

審査官引用 (2件)

• 特開平2-009157
  
• 特開平1-235363