特許

J-GLOBAL ID：200903040901267100

マルチポートメモリを含む装置

発明者： ヴィラージ ポール ,  ヴァン デァ ヴェルフ アルバート ,  セヴァ レオナルドゥス エッチ エム ,  ベルフロイド ロードヴァイク ピー
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 津軽 進 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-572853
公開番号（公開出願番号）：特表2002-526848
出願日： 1999年09月03日
公開日（公表日）： 2002年08月20日
要約：

【要約】データ処理システムは、時分割多重マルチポートメモリを含む。メモリアクセスのタイミングは、各ポートからメモリへのアクセスのためのタイムスロットにおいて規定される。タイミングは、前のタイムスロットの間のアクセスの完了を示すレディ信号に応答してハンドシェイクで非同期的に生成される。

請求項（抜粋）：

時分割多重マルチポートメモリ及び各ポートから該メモリへのアクセスのためのタイムスロットを規定するタイミング制御回路を有するデータ処理装置であり、前記タイミング制御回路が前のタイムスロットの間のアクセスの完了を示すレディ信号に応じて、前記タイムスロットの少なくとも1つを非同期的に開始するために、ハンドシェイクのインタフェースを介して前記メモリに結合されることを特徴とするデータ処理装置。

IPC (3件)：

G06F 12/00 570 ,  G11C 11/41 ,  G11C 11/413

FI (3件)：

G06F 12/00 570 B ,  G11C 11/34 K ,  G11C 11/34 J

Fターム (10件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ18 ,  5B015KB81 ,  5B015KB91 ,  5B015NN01 ,  5B015NN08 ,  5B015PP08 ,  5B060CA08 ,  5B060KA02

引用特許：

審査官引用 (4件)

• 特開平1-315857
  
• 特開平1-315857
  
• 特開平4-229488
  
• 特開平4-369725