特許

J-GLOBAL ID：200903040970368261

メモリセル及び半導体記憶装置

発明者： 阿部 和秀 ,  梁瀬 直子 ,  安本 恭章 ,  川久保 隆
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-066551
公開番号（公開出願番号）：特開2002-270783
出願日： 2001年03月09日
公開日（公表日）： 2002年09月20日
要約：

【要約】【課題】 簡易な構造で、良好な強誘電性を有する強誘電体膜を用いた、強誘電体キャパシタとセルトランジスタとが並列に接続されてなるメモリセル及び半導体記憶装置を提供することを目的とする。【解決手段】 本発明は、基板101と、基板101上に設けられる下部電極105、下部電極105上に設けられる強誘電体膜106、及び強誘電体膜106上に設けられる上部電極107とを有する強誘電体キャパシタと、この強誘電体キャパシタに並列接続されるトランジスタとを備え、このトランジスタは、強誘電体キャパシタの上部電極107および下部電極105の一部をソース・ドレイン領域とし、かつ強誘電体膜106の側面に設けられた半導体膜108と、この半導体膜108上に形成された絶縁膜109と、この絶縁膜109上に設けられたゲート電極110とを備えることを特徴とするメモリセル。

請求項（抜粋）：

基板と、前記基板上に設けられる下部電極、前記下部電極上に設けられる強誘電体膜、及び前記強誘電体膜上に設けられる上部電極とを有する強誘電体キャパシタと、この強誘電体キャパシタに並列接続されるトランジスタとを備え、このトランジスタは、前記強誘電体キャパシタの前記上部電極および下部電極の一部をソース・ドレイン領域とし、かつ前記強誘電体膜の側面に設けられた半導体膜と、この半導体膜上に形成された絶縁膜と、この絶縁膜上に設けられたゲート電極とを備えることを特徴とするメモリセル。

IPC (2件)：

H01L 27/105 ,  H01L 29/786

FI (4件)：

H01L 27/10 444 B ,  H01L 29/78 613 B ,  H01L 29/78 618 B ,  H01L 29/78 626 A

Fターム (35件)：

5F083FR02 ,  5F083FR10 ,  5F083GA05 ,  5F083GA09 ,  5F083HA06 ,  5F083JA06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA38 ,  5F083JA40 ,  5F083JA45 ,  5F083PR33 ,  5F110AA04 ,  5F110BB08 ,  5F110CC09 ,  5F110DD05 ,  5F110DD12 ,  5F110EE02 ,  5F110EE03 ,  5F110EE22 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF12 ,  5F110GG01 ,  5F110GG12 ,  5F110GG22 ,  5F110GG32 ,  5F110GG54 ,  5F110HK01 ,  5F110HK31 ,  5F110HL03