特許

J-GLOBAL ID：200903040996035147

半導体チップの製造方法および半導体装置

発明者： 長谷川 真
出願人/特許権者： キヤノン株式会社
代理人 (3件)： 宮崎 昭夫 ,  伊藤 克博 ,  石橋 政幸
公報種別：公開公報
出願番号（国際出願番号）：特願2004-047940
公開番号（公開出願番号）：特開2005-243689
出願日： 2004年02月24日
公開日（公表日）： 2005年09月08日
要約：

【課題】 貫通電極とシリコン基板とを絶縁するための絶縁膜を形成する際の熱処理の影響を受けることなく良好な特性を確保した半導体素子を有する半導体チップを製造する。【解決手段】 貫通電極33aを備えた半導体チップ50を形成するため、シリコン基板10に所定の深さで凹部20を形成する。次いで、貫通電極33aと凹部20内に露出したシリコン基板10とを絶縁するための側壁絶縁膜21を形成する。側壁絶縁膜21を形成した後、シリコン基板10の表面上に半導体素子6を形成する。次いで、凹部20内に導電性材料からなる貫通電極膜33を充填し、シリコン基板10裏面側から研磨することにより凹部20内の導電性材料を裏面に露出させて貫通電極33aを形成する。【選択図】 図1

請求項（抜粋）：

半導体基板に、複数の半導体素子と、絶縁膜によって、少なくとも周囲の半導体領域と絶縁された貫通電極とが形成された半導体チップの製造方法において、 前記絶縁膜を成膜する工程を、前記半導体素子を形成する工程より前に行うことを特徴とする半導体チップの製造方法。

IPC (4件)：

H01L21/3205 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

FI (2件)：

H01L21/88 J ,  H01L25/08 Z

Fターム (30件)：

5F033JJ08 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033MM30 ,  5F033NN07 ,  5F033NN15 ,  5F033PP06 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ07 ,  5F033QQ12 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ74 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033SS07 ,  5F033SS08 ,  5F033SS11 ,  5F033SS13 ,  5F033SS21 ,  5F033SS25 ,  5F033TT07 ,  5F033XX34

引用特許：

出願人引用 (1件)

• 特開2002-1100897号公報