特許

J-GLOBAL ID：200903040997612474

フラッシュメモリの書換え方法

発明者： 里 眞一 ,  井口 勝次
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平7-131951
公開番号（公開出願番号）：特開平8-329690
出願日： 1995年05月30日
公開日（公表日）： 1996年12月13日
要約：

【要約】【構成】 第1導電型半導体基板内の深い第2導電型ウェル内に形成された第1導電型ウェルに、ソース/ドレイン領域、浮遊ゲート及び制御ゲートからなる複数のメモリセルがマトリクス状に形成されたフラッシュメモリであって、該フラッシュメモリの書き込み状態を前記浮遊ゲートに電子を蓄積した状態とし、消去状態を前記浮遊ゲートから電子を放出させた状態とし、前記第1導電型ウェルに前記半導体基板の電位とは異なる正の第1の電圧を印加し、ソース又はドレインに正の第1の電圧以上の正の第2の電圧を印加し、制御ゲートに負の第1の電圧を印加することにより消去を行うフラッシュメモリの書換え方法。【効果】 消去時の制御ゲートに印加する電圧を低減でき、よって、周辺回路の素子にかかる電圧を低減することができる。従って、フラッシュメモリの高速化、集積化、製造コストの削減が可能となる。

請求項（抜粋）：

第1導電型半導体基板内の深い第2導電型ウェル内に形成された第1導電型ウェルに、ソース/ドレイン領域、浮遊ゲート及び制御ゲートからなる複数のメモリセルがマトリクス状に形成されたフラッシュメモリであって、該フラッシュメモリの書き込み状態を前記浮遊ゲートに電子を蓄積した状態とし、消去状態を前記浮遊ゲートから電子を放出させた状態とし、前記第1導電型ウェルに前記半導体基板の電位とは異なる正の第1の電圧を印加し、ソース又はドレインに正の第1の電圧以上の正の第2の電圧を印加し、制御ゲートに負の第1の電圧を印加することにより消去を行うことを特徴とするフラッシュメモリの書換え方法。

IPC (5件)：

G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

G11C 17/00 530 B ,  H01L 27/10 434 ,  H01L 29/78 371