特許

J-GLOBAL ID：200903041062124214

半導体ウェーハ及びその製造方法、半導体チップ

発明者： 飯嶋 利恒
出願人/特許権者： 株式会社東芝
代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2002-360324
公開番号（公開出願番号）：特開2004-193382
出願日： 2002年12月12日
公開日（公表日）： 2004年07月08日
要約：

【課題】機械的強度、密着強度の劣る低誘電率絶縁膜を用いてもダイシング工程での膜剥がれを防止することが可能な半導体ウェーハ、その製造方法及び半導体チップを提供する。【解決手段】半導体ウェーハ10上には、素子形成領域1及びダイシングライン領域2を被覆するように、多層の配線間を絶縁する積層された層からなる絶縁膜5が形成されている。絶縁膜の素子形成領域上の部分と、ダイシングライン領域上の部分との間には分離された領域(分離溝4)が設けられている。この領域の存在により機械的強度、密着強度の劣る低誘電率絶縁膜を用いてもダイシング工程での膜剥がれが防止される。絶縁膜を支持する半導体ウェーハには溝を形成するなどの何等かの処理を施すものではない。【選択図】 図2

請求項（抜粋）：

複数の素子形成領域と、 前記素子形成領域を個々に分離するダイシングライン領域と、 前記素子形成領域及び前記ダイシングライン領域を被覆するように形成され、複数層の配線間を絶縁する積層された層からなる絶縁膜とを具備し、 前記絶縁膜の前記ダイシングライン領域上の部分には、前記絶縁膜の前記素子形成領域上の部分と少なくとも部分的に分離された領域が形成されていることを特徴とする半導体ウェーハ。

IPC (2件)：

H01L21/301 ,  H01L21/768

FI (2件)：

H01L21/78 L ,  H01L21/90 Z

Fターム (5件)：

5F033RR00 ,  5F033TT00 ,  5F033UU00 ,  5F033WW09 ,  5F033XX16