高速I/Oコントローラにおける割り込み処理方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：中村稔 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-000535
公開番号（公開出願番号）：特開平10-207822
出願日： 1998年01月05日
公開日（公表日）： 1998年08月07日
要約：

【要約】【課題】割り込みを失うことなく中央処理装置による割り込みの割合を減少する方法を提供する。【解決手段】 2つのパラメータが使用される。第1のパラメータは、発生することが許された連続事象の最大値、例えば、CPUに割り込み(例えば受信割り込み)が送られる前に受け取られるデータパケットの最大数である事象スレッシュホールドである。第2のパラメータは、CPUに割り込みを送る前に事象を保留することのできる最大時間である事象時間切れの時間である。システムにおける事象の流れが予想できないものであり、そして時間切れ限界がないと、事象の処理が不定に遅延されることになるので、第2のパラメータが必要となる。

請求項（抜粋）：

送信割り込みを減少する方法において、中央処理ユニット(CPU)を設け;上記CPUに接続された入力/出力(I/O)装置を設け、該I/O装置は、システムバスへの接続を与えるためのシステムバスインターフェイス回路と、ネットワークシステムへの接続を与えるためのネットワークインターフェイス回路と、複数の入力及び出力データ流を処理するためのバッファメモリと、直接メモリアクセス(DMA)機能装置とを有し;上記DMA機能装置において、送信カウント限界変数を、CPUへ送信割り込みを送る前に送信される連続送信パケットのスレッシュホールドに設定し;送信時間限界変数を、CPUへ送信割り込みを送る前に時間切れの時間に設定し;送信カウントカウンタ及び送信時間カウンタをゼロに初期化し;データパケットの送信を待機し;データパケットの送信の際に所定の事象の発生を待機し;所定の事象に応答してCPUへ送信割り込みを送るべきかどうかを決定し;そして送信割り込みをCPUへ送った後に初期化段階へ復帰する;という段階を備えたことを特徴とする方法。

引用特許：

審査官引用 (5件)

特開昭62-098444
パラレルインタフェース回路
公報種別：公開公報出願番号：特願平5-196486 出願人：ブラザー工業株式会社
特開昭59-037214

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