特許

J-GLOBAL ID：200903041127926909

トランジスタ

発明者： マハリンガム ナンダクマル ,  アミタバ チャッテルジェー ,  マーク エス.ロッダー ,  イー - チン チェン
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-268865
公開番号（公開出願番号）：特開平9-252132
出願日： 1996年10月09日
公開日（公表日）： 1997年09月22日
要約：

【要約】【課題】 VTを低くすることによりショートチャンネル効果を少なくした良好な速度性能を有する小電力サブミクロントランジスタを提供すること。【解決手段】 このトランジスタは半導体の層の面に形成された第2の導電タイプのソース領域16およびドレイン領域18と、半導体の層の面に隣接し、ソース領域とドレイン領域との間に絶縁された状態で配置されたゲート12を含む。半導体の層内にて、この半導体の層の面から所定の距離に第1の導電タイプの超急峻レトログレードチャンネル22が形成されている。半導体の層の面に隣接し、ほぼソース領域とドレイン領域との間に第2の導電タイプのカウンタードーピング層44が形成されている。ソース領域およびドレイン領域並びにカウンタードーピング層80にほぼ隣接して第1の導電タイプの第1および第2ポケット82を形成することもできる。

請求項（抜粋）：

第1の導電タイプの半導体の層の一面に形成されたトランジスタであって、前記半導体の層の前記面に形成された第2の導電タイプのソース領域と、前記ソース領域から所定の距離において前記半導体の層の前記面に形成された前記第2の導電タイプのドレイン領域と、前記半導体の層の前記面に隣接し、前記ソース領域と前記ドレイン領域との間に絶縁された状態で配置されたゲートと、ほぼ絶縁ソース領域と絶縁ドレイン領域との間にて前記半導体の層の前記面内およびそれに隣接して形成された前記第2の導電タイプのカウンタードーピング層と、前記ゲートのほぼ下方にて前記ソース領域および前記ドレイン領域に隣接して形成された前記第1の導電タイプの第1および第2ポケットとを備えたトランジスタ。

IPC (3件)：

H01L 29/78 ,  H01L 21/265 ,  H01L 21/336

FI (4件)：

H01L 29/78 301 H ,  H01L 21/265 604 G ,  H01L 29/78 301 L ,  H01L 29/78 301 P