特許
J-GLOBAL ID：200903041139217881
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
▲角▼谷 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2005-152171
公開番号（公開出願番号）：特開2006-332232
出願日： 2005年05月25日
公開日（公表日）： 2006年12月07日
要約：
【課題】プレーナ型MOSFETではオン状態での電流経路の抵抗を低減するため、ゲート電極下方のπ部の不純物濃度を高くしている。しかし、ボディ領域間が十分ピンチオフする不純物濃度では、低抵抗化が進まない問題があった。また不純物濃度が高すぎると空乏層が十分ピンチオフせず、耐圧が劣化する問題がある。【解決手段】チャネル領域間に不純物濃度の高い第1n型不純物領域を設け、その下方のボディ領域間に不純物濃度の低い第2n型不純物領域を設ける。それぞれの不純物濃度は空乏層が十分ピンチオフする濃度とする。チャネル領域間は間隔が狭いため、第1n型不純物領域の濃度を高めることができ、低抵抗化が図れる。【選択図】 図1
請求項（抜粋）：
一導電型半導体基板と、
前記基板上に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に複数設けられた逆導電型のチャネル領域と、
前記チャネル領域内で該チャネル領域より深く設けられた逆導電型のボディ領域と、
隣り合う前記チャネル領域間に設けられた第1の一導電型領域と、
隣り合う前記ボディ領域間に設けられた第2の一導電型領域と、
前記第1の一導電型領域上方の前記半導体層表面に絶縁膜を介して設けられたゲート電極と、
前記チャネル領域表面に設けられた一導電型のソース領域と、
を具備することを特徴とする半導体装置。
IPC (2件)：
FI (6件)：
H01L29/78 652J
, H01L29/78 652C
, H01L29/78 658A
, H01L29/78 658F
, H01L29/78 658E
, H01L29/78 658Z
