特許

J-GLOBAL ID：200903041144741416

半導体集積回路の設計支援方法及びその方法を用いたシステム及びその方法を記録した記録媒体

発明者： ▲高▼橋 宗司
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平9-090406
公開番号（公開出願番号）：特開平10-284606
出願日： 1997年04月09日
公開日（公表日）： 1998年10月23日
要約：

【要約】【課題】 複数の回路ブロックの組み合わせからなる半導体集積回路の全体的な評価を設計初期の段階で予測する。【解決手段】 システム解析ブラウザ10画面の解析ボタン32をクリックして回路ブロックを選択すると、その選択した回路ブロック用の回路ブロック解析ブラウザ11画面に切替わる。パラメータ入力パネル5にその回路特有のパラメータを入力し開始ボタン70をクリックすると解析パネル7にその回路の性能予測値が表示される。これを各回路ブロックにつき行う。システム解析ブラウザ10画面のデータフォームパネル3には各回路ブロックの性能予測値とともに各回路間の配線遅延時間の予測が表示される。

請求項（抜粋）：

複数の回路ブロックの組み合わせからなる半導体集積回路の設計支援方法であって、各回路ブロックごとに各回路を構成する能動素子及び配線材に関するテクノロジパラメータを入力する過程と、各回路ブロックの回路規模を決定する回路パラメータを入力する過程と、クロック供給源とこのクロックの供給を受ける各回路ブロック間の伝送路に挿入されるクロックバッファに関するクロックパラメータを入力する過程と、前記各過程で入力されたパラメータを用いて各回路ブロックのクロックスキューの予測、各回路ブロックのサイズ、動作周波数及び消費電力の予測のうち少なくとも1つを行う過程とを含むことを特徴とする半導体集積回路の設計支援方法。