特許

J-GLOBAL ID：200903041163456340

入力信号のエッジに応答してパルスを発生する回路及び方法

発明者： ジウセッペ カントーネ ,  アルド ノベッリ
出願人/特許権者： エスジーエス-トムソン マイクロエレクトロニクス エッセ エッレ エーレ ,  コンソルツィーオ ペル ラ リセルカ スッラ ミクロエレットローニカ ネル メッゾジオルノ
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-129639
公開番号（公開出願番号）：特開平9-167948
出願日： 1996年05月24日
公開日（公表日）： 1997年06月24日
要約：

【要約】【課題】 1個の入力端を具備し入力端における異なるタイプのエッジに関連してそれぞれパルスを発生する2個の出力端を具備するパルス発生器を提供する。【解決手段】 本パルス発生器は、順序型の2個の別個の論理回路ブロック(FF1,FF2)を有しており、従って二つの出力端(OR,OS)におけるパルスの発生において相互に独立的である。この様に、パルスの特性を容易に制御することが可能である。更に、これら二つのブロックが適宜の且つ簡単な論理回路網(G3,G4)で接続される場合には、パルスを発生する場合に、二つの出力端におけるパルスの間に簡単な態様で且つある自由度をもって条件を付加することが可能である。

請求項（抜粋）：

パルス発生器において、入力端子、第一及び第二出力端子、前記入力端子へ結合したクロック入力端と、前記第一出力端子へ結合した出力端と、リセット入力端とを具備する第一バイステーブル回路、前記第一バイステーブル回路の前記出力端と前記リセット入力端との間に結合した第一遅延回路、前記入力端子へ結合したクロック入力端と、前記第二出力端子へ結合した出力端と、リセット入力端とを具備する第二バイステーブル回路、前記第二バイステーブル回路の前記出力端と前記リセット入力端との間に結合した第二遅延回路、を有することを特徴とするパルス発生器。

引用特許：

出願人引用 (3件)

• 特開平4-037215
  
• 特開平4-186913
  
• 特開昭63-059017
  

審査官引用 (3件)

• 特開平4-037215
  
• 特開平4-186913
  
• 特開昭63-059017