特許

J-GLOBAL ID：200903041165865670

横方向ゲッタリングを用いた半導体素子の製造方法

発明者： ステラ・キュー・ホング ,  トーマス・エイ・ウェテロス ,  シド・ロバート・ウィルソン
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-293562
公開番号（公開出願番号）：特開平10-135226
出願日： 1997年10月08日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】半導体素子を形成する半導体基板内の領域から効果的に不純物を除去する方法を提供する。【解決手段】 半導体構造(20)は、酸化物層(14)上に形成されたシリコン層(16)を含む。シリコン層(16)内にゲッタリング・シンク(31,32)を形成する。横方向ゲッタリングを行い、半導体層(16)の第1部分(26)から不純物を効果的に除去する。次に、半導体層(16)内に絶縁ゲート半導体素子(40)を形成し、素子(40)のチャネル領域(55)を、半導体層(16)の第1部分(26)内に形成する。素子(40)のゲート誘電体層(42)は、横方向ゲッタリング・プロセスの後に、第1部分(26)の一部の上に形成し、これによってゲート誘電体層(42)の結着性を増強する。

請求項（抜粋）：

半導体素子(40)の製造方法であって:半導体基板(10)を用意する段階;前記半導体基板(10)の第1部分(27,28)内にゲッタリング・シンク(31,32)を形成する段階であって、前記半導体基板(10)の主面(18)に隣接する前記第1部分(27,28)に該ゲッタリング・シンク(31,32)を形成する段階;前記半導体基板(10)内において、前記ゲッタリング・シンク(31,32)に不純物を横方向にゲッタリングし、前記半導体基板(10)の第2部分(26)内の不純物濃度を低下させる段階であって、前記半導体基板(10)の前記主面(18)に平行な方向に、前記第1部分(27,28)から横方向にずらした前記第2部分(26)における不純物濃度を低下させる段階;および前記横方向に不純物をゲッタリングする段階の後に、前記半導体基板(10)の前記第2部分(26)内に前記半導体素子(40)を形成する段階;から成ることを特徴とする方法。

FI (2件)：

H01L 21/322 J ,  H01L 21/322 G

引用特許：

審査官引用 (5件)

• 特開平4-286123
  
• 特開平1-181473
  
• 薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平3-297647   出願人：カシオ計算機株式会社
• 特開平4-286123
  
• 特開平1-181473