特許

J-GLOBAL ID：200903041267088105

半導体記憶装置

発明者： 冨嶋 茂樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-318148
公開番号（公開出願番号）：特開2000-150820
出願日： 1998年11月09日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 多ビットのデータを入出力可能であって、動作速度の遅延や消費電力の増大を抑えたDRAMを提供する。【解決手段】 このDRAMでは、多数のグローバル入出力線対GIOがサブワードドライバ領域24間のメモリセルアレイ上を走る。ローカル入出力線対LIOはメモリサブブロック26ごとに複数に分割される。グローバル入出力線対GIOとローカル入出力線対LIOを接続するスイッチング素子30はセンスアンプ領域22上に分散して配置される。1つのローカル入出力線対LIOには複数のビット線対が共通に接続される。

請求項（抜粋）：

半導体記憶装置であって、行に配置された複数のセンスアンプ領域および列に配置された複数の所定領域により複数のサブアレイに分割されたメモリセルアレイを備え、前記複数のサブアレイは行および列に配置され、前記サブアレイの各々は複数のセグメントに分割され、前記複数のセグメントは列に配置され、前記サブアレイの各々は、前記複数のセグメントを横断するように行に配置された複数のワード線を備え、前記セグメントの各々は、前記列に配置された複数のビット線対と、前記センスアンプ領域上に形成され、前記ビット線対に対応して設けられ、各々が対応するビット線対に接続された複数のセンスアンプと、前記ワード線に並行して配置された複数のローカル入出力線対と、各々が前記ビット線対の1つに対応して設けられかつ対応するビット線対と前記ローカル入出力線対の1つとの間に接続された複数のコラム選択ゲートとを備え、前記半導体記憶装置はさらに、前記列に配置されたサブアレイを縦断するように前記ビット線対と並行して配置され、各々が前記コラム選択ゲートの少なくとも2つに対応して設けられかつ対応する少なくとも2つのコラム選択ゲートに接続された複数のコラム選択線と、前記複数の所定領域の間に形成され、前記列に配置されたサブアレイを縦断するように前記ビット線対と並行して配置され、前記複数のローカル入出力線対と交差する複数のグローバル入出力線対と、前記センスアンプ領域上に形成され、前記複数のローカル入出力線対と前記複数のグローバル入出力線対との間にそれぞれ接続された複数のスイッチング素子とを備える、半導体記憶装置。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/409 ,  G11C 11/401

FI (5件)：

H01L 27/10 681 E ,  G11C 11/34 354 R ,  G11C 11/34 362 H ,  G11C 11/34 371 K ,  H01L 27/10 681 A

Fターム (17件)：

5B024AA15 ,  5B024BA09 ,  5B024BA13 ,  5B024BA15 ,  5B024BA29 ,  5B024CA16 ,  5B024CA21 ,  5F083AD00 ,  5F083GA03 ,  5F083GA05 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA12 ,  5F083LA16 ,  5F083MA01 ,  5F083MA16