メモリ内蔵型半導体集積回路およびその論理設計方法

発明者： ,
出願人/特許権者：
代理人 (1件)：船橋国則
公報種別：公開公報
出願番号（国際出願番号）：特願平4-275035
公開番号（公開出願番号）：特開平6-102327
出願日： 1992年09月18日
公開日（公表日）： 1994年04月15日
要約：

【要約】【目的】より少ないハードウェアにて内蔵メモリのテスト回路を実現可能とする。【構成】半導体集積回路に埋め込まれた内蔵メモリ1に対し、そのアドレス入力側にスキャンレジスタ21 〜24 を、データ入力側にスキャンレジスタ61 〜63 を、データ出力側にスキャンレジスタ91 〜93 をそれぞれ配し、これらをアドレス入力→データ入力→データ出力の順にシリアルに接続し、テスト動作モード時に、M系列のパターンデータを順次シフト入力し、メモリ1の全アドレス空間に対しランダムデータを書き込み、又これを読み出す。

請求項（抜粋）：

内蔵メモリおよびこの内蔵メモリのテスト回路が埋め込まれた半導体集積回路であって、前記内蔵メモリのデータ入力側およびデータ出力側の少なくともデータ入力側並びにアドレス入力側に各ノードに対応してシリアルに接続配置されたスキャンレジスタを備え、前記スキャンレジスタは、動作モードに応じて入力データを選択するデータセレクタを有し、テスト動作モードでは所定のパターンデータをシフト入力することを特徴とするメモリ内蔵型半導体集積回路。

IPC (5件)：

G01R 31/28 , G06F 15/60 360 , H01L 21/66 , H01L 27/04 , H01L 27/10 481

引用特許：

審査官引用 (14件)

特開平3-026977
特開平3-026977
特公平3-078720

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