特許
J-GLOBAL ID：200903041338765014
キャッシュメモリ制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-301415
公開番号（公開出願番号）：特開平5-210582
出願日： 1991年11月18日
公開日（公表日）： 1993年08月20日
要約：
【要約】【構成】プロセッサ1が内蔵するアドレス変換ページテーブルのキャッシュメモリ回路部指定ビットの値が「1」の場合、キャッシュメモリ回路部3はメモリ選択信号線7を介して通知されて来た内容から自分が選択されたと判断し、キャッシュメモリ回路部3だけがアクセスされる。この時、キャッシュメモリ回路部3はヒットミスヒットの結果をヒットミスヒット結果信号線8を介してキャッシュメモリ制御部2に通知する。ここでミスヒットがあれば、キャッシュメモリ制御部2は必要なデータがメモリからキャッシュメモリに到達するまでキャッシュメモリリードタイミング信号線9にてプロセッサ1を待たせる。同様に、アドレス変換ページテーブルのROM回路部指定ビットの値が「1」の場合は、メモリ選択信号線7を介してROM回路部4が選択されたことが通知され、ROM回路部4のデータが双方向バス5に出力される。【効果】ヒット率を向上させることができる。
請求項（抜粋）：
データアレイ,アドレスアレイ,ヒットミスヒット検出回路,リードライト制御部を含み第1のデータを格納するキャッシュメモリであるキャッシュメモリ回路部と、データアレイ,アドレスアレイ,リード制御部を含み第1のデータと種別が異なる第2のデータを格納するROMであるROM回路部と、該当するページが前記キャッシュメモリ回路部に登録されていることを示す1ビット分のキャッシュメモリ回路部指定ビットと前記ROM回路部に登録されていることを示す1ビット分のROM回路部指定ビットとの2ビット分を有してこのうち必ず一方だけが「1」となっている仮想アドレス変換用のアドレス変換ページテーブルを内蔵すると共に仮想アドレスをサポートして装置全体を制御するプロセッサと、前記プロセッサとキャッシュメモリ回路部,ROM回路部とを接続する双方向バスと、前記プロセッサから前記キャッシュメモリ回路部,ROM回路部に出力されるアドレス信号を伝達するアドレス信号線と、前記プロセッサから前記キャッシュメモリ回路部,ROM回路部に出力されるメモリ選択信号を伝達するメモリ選択信号線と、前記キャッシュメモリ回路部から出力されるヒットミスヒット結果信号を伝達するヒットミスヒット結果信号線と、前記ヒットミスヒット結果信号を受信して前記プロセッサにキャッシュメモリリードタイミング信号を出力するキャッシュメモリ制御部と、前記キャッシュメモリリードタイミング信号を前記プロセッサに伝達するキャッシュメモリリードタイミング信号線とを含むことを特徴とするキャッシュメモリ制御方式。
IPC (2件)：
前のページに戻る
